SU1599969A1 - Однофазный D-триггер - Google Patents
Однофазный D-триггер Download PDFInfo
- Publication number
- SU1599969A1 SU1599969A1 SU884618051A SU4618051A SU1599969A1 SU 1599969 A1 SU1599969 A1 SU 1599969A1 SU 884618051 A SU884618051 A SU 884618051A SU 4618051 A SU4618051 A SU 4618051A SU 1599969 A1 SU1599969 A1 SU 1599969A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- information
- flop
- flip
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной и цифровой технике и может использоватьс в буферных регистрах интерфейсных устройств и ОЗУ, примен емых в информационно-измерительных и вычислительных комплексах и в автоматике. Цель изобретени - повышение надежности и достоверности записи информации в триггер, котора достигаетс за счет введени структур И 2,3, и дополнительных св зей. D-триггер также содержит элемент И-ИЛИ 1 со структурами И 2.1, 2.2, 2.4, информационный D-вход 3, тактовый Т-вход 4, установочный R-вход 5, установочный S-вход 6 и Q-выход 7. В однофазном D-триггере достоверность записи информации обеспечиваетс за счет дублирующего действи информационного сигнала во врем переключени триггера. 1 ил.
Description
СП
CD
СО
со о
315
Изобретение относитс к импульсной и цифровой технике и может использоватьс в буферных регистрах интер- фейсньк устройств,,, и ОЗУ, примен в- мых в информационно-измерительных и вычислительных комплексах и в автоматике .
Целью изобретени вл етс повьше- ние надежности и достоверности записи информации в триггер.
Поставленна цель достигаетс за счет введени новых конструктивных признаков, обеспечивающих дублирующее действие информационного сигнала во врем переключени триггера.
На чертеже приведена функциональна схема однофазного D-триггера,
На чертеже обозначено элемент И-ИЛН 1, перва , втора , четверта и треть структуры И 2.1-2.4; элемента И-ИЛИ 1, информационный Й-вход 3, так товый Т-вход 4, нулевой установочный R-вход 5, единичный установочньй S-вход 6 5 0-выход 7,
Выход элемента И-ИЛИ 1 соединен с Q-выходом 7 и с первым пр мым вхо дом структуры И 2,1, инверсный вход которой соединен с тактовым Т-входом
4и с первым пр мым входом структуры И 2.2, инверсный вход которой соединен с информационным D-входом 3, единичный установочный S-вход 6 соединен с вторым пр м1з1М входом структуры и 2.1, нулевой установочный К-вход
5соединен с инверсным входом струк туры И 2,4, первый пр мой и инверсный
входы структуры И 2.3 соединены соответственно с выходом элемента И-ИЛЙ 1 и с информагщонным б-входом 3, вторые пр мые входы структур И 2,2, 2.3 соединены с единичным установочным S-входом 6.
Триггер работает следующим образом .
:г
В исходном состо нии на установочных входах 5 и 6 присутствзтот единицы .(), а на тактовом входе - ., нуль (). При этом сигналы R и S не воздействуют на состо ние триггераj, а нулевой сигнал Т запрещает по пр ,мому входу структуры И 2,2 (на ее выходе устанавливаетс О) передачу сигнала 5 через нее, но разрешает по инверсному входу структуры И 2.1 передачу через нее сигнала обратной св зи с выхода элемента ИЧ-ШИ 1 на со
ответсгвующие входы его структур И.
0
9969
Q
5
, 5
0
4
Структура И 2,3 в зависимости от сочетани сигналов на выходе 7 и вхо.г де 3 может вьщавать выходной сигнал нуль или единица, который действует только совместно с выходным сигналом структуры И 2.1. Если на выходе 7 триггера , то на соответствующих пр мых входах структур И 2.1 и 2.3 и их выходах присутствуют нули, которые поддерживают выход ступени ИЛИ и триггера в неизменном (нулевом) состо нии в независимости от изменений сигнала D на инверсньк входах струк-/ тур И 2.3 и 2.2, так как нуль на , выходе последнего поддерживаетс по его пр мому входу нулевым тактовым сигналом ,
Если на выходе 7 триггера , то на выходе структуры И 2.1 устанавливаетс единица, удержива выход ступени ИЛИ и триггера в единичном состо нии в независимости от изменений сигнала В на входе и выходе структуры И 2.3.
Следовательно, при триггер находитс в режиме хранени поступившей в предыдущем п-м такте информации, . в котором что можно описать логическим вьфажением
Qn.. (1) 5
Запись информации в триггер происходит при единичном уровне тактового сигнала . При этом запрещаетс ПО инверсном, входу структуры И 2.2 (на ее выходе устанавливаетс О) прохождение через нее сигнала обратной св зи с выхода 7, но разрешаетс прохождение сигнала б с входа 3 через структуру И 2. структуру ШТИ,
Если сигнал , то по инверсным . входам структур И 2,2 и 2.3 на их выходах формируютс нули, которые, действу совместно с нулевым выходным уровнем структуры И 2.1, устанавливают нуль на выходе триггера (), который поступает по цепи обратной св зи с выхода 7 на структуры И 2,1 и 2,2 и поддерживает на их выходах нули, действу согласно с сигналами и . . . I Если сигнал , то на вькоде структуры И 2.2 безусловно фор 4ирует- с единица, под воздействием которой на выходе ступени ИЛИ и триггера устанавливаетс единичный сигнал (), который совместно с сигналом формирует на выходе структуры
51
И 2.3 единичный сигнал обратной св зи , дублирующий действие единичного
сигнала с выхода структуры И 2.2,
т.е. поддерживаетс устойчивое состо
вне триггера.
Очевидно, что во врем действи единичного уровн тактового сигнала все изменени информации передаютс на выход Q триггера. Поступивша в триггер информаци фиксируетс по отрицательноьгу фронту тактового сигнала в начале последующего (п+1)-го такта. При этом запрещаетс поступление информации с входа D че- рез структуру И 2;2 (она выключаетс на вьпсоде которой устанавливаетс
20
25
30
нуль, но разрешаетс прохождение через структуру И 2.1 сигнала обратной св зи, по которому поступивша информаци фиксируетс в триггере. Если поступала информаци , то ее фиксирование происходит сразу при выключении структуры И 2.2, так как структуры И 2.1 и 2.3 были выключены сигналом обратной св зи с выхода триггера до момента поступлени нулевого тактового сигнала , т.е. . фиксирование будет протекать устойчиво .
Если структура И 2.1 в цепи обратной св зи-включаетс медленнее, чем выключаетс структура И 2.2, то и в этом случае фиксирование поступившей информации также будет протекать устойчиво, так как происходит при замкнутой через структуру И 2.3 цепи обратной св зи (), т.е. и в этом случае обеспечиваетс надежна и достоверна запись информации и ее фикси- до рование по отрицательному фронту тактового сигнала.
Следовательно, все изменени запи- , сываемой информации с входа D передаютс на выход Q триггера с инверси- 45 ей в текущем (п+1)-м такте во врем действи единичного уровн тактового сигнала , что можно описать логическим выражением
(2)
Q,, ,Т. На основании вьгражений (1) и (2) получаем логическое уравнение предложенного однофазного D-триггера:
35
50
..T+Q/r,
ваетс
При подаче на вход 5 сигнала на выходе структуры И 2.4 формируетс 1, котора устанавливает на выходе 7 триггера , а при подаче на вход 6 сигнала на выходах структур Н 2. Г, 2.2 и 2.3 формируютс нули, по которым на выходе триггера устанавли- .
ваетс
Таким образом, можно считать доказанным повьш1ение надежности предложенного триггера по сравнению с прототипом за счет введени дополнительного вентил в цепь обратной св зи.
Технико-экономическое преимущество предложенного триггера по сравнению с прототипом заключаетс в высокой надежности и достоверности записи информации.
Claims (1)
- Формула изобретениОднофазный D-триггер, содержапц1й элемент И-ИЛИ с трем структурами И, выход элемента И-ИЛИ соединен с пр мым выходом и с первым пр мым входом первой структуры И элемента И-ИЛИ, инверсный вход первой структуры И которого соединен с тактовым входом и с первым пр мым входом второй структуры И элемента И-ИЛИ, инверсный вход второй структуры И которого соединен с информационным входом однофазного D-триггера, единичньтй. и нулевой установочные входы соединены соответственно с вторым пр мым входом первой и инверсным входом третьей структур И элемента И-1ШИ отличающийс тем, что, с целью повьш1ени надежности и достоверности записи информации, в элемент И-ИЛИ введена четверта структура И, первый пр мой и инверсный входы которой соединены соответственно с выходом эле-, мента И-ИЛИ и с информационным входом однофазного D-триггера, вторые пр мыевходы второй и четвертой структур И элемента И-ИПИ соединены с единичным установочным входом однофазного D-триггера. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884618051A SU1599969A1 (ru) | 1988-12-07 | 1988-12-07 | Однофазный D-триггер |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884618051A SU1599969A1 (ru) | 1988-12-07 | 1988-12-07 | Однофазный D-триггер |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1599969A1 true SU1599969A1 (ru) | 1990-10-15 |
Family
ID=21414185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884618051A SU1599969A1 (ru) | 1988-12-07 | 1988-12-07 | Однофазный D-триггер |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1599969A1 (ru) |
-
1988
- 1988-12-07 SU SU884618051A patent/SU1599969A1/ru active
Non-Patent Citations (1)
Title |
---|
Вукреев И.Н. и др. Микроэлектронные схемы цифровых устройств. М.: Советское радио, 1975, с. 62-63, рис. 2.106. Там же, с. 65, рис. 2.12. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
US4786823A (en) | Noise pulse suppressing circuit in digital system | |
KR940005006B1 (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
KR920018640A (ko) | Lcd 구동회로 | |
US4479065A (en) | Chattering preventive circuit | |
US4484091A (en) | Exclusive-OR circuit | |
SU1599969A1 (ru) | Однофазный D-триггер | |
KR930017301A (ko) | 펄스폭 변조 회로 | |
KR930008943B1 (ko) | 펄스발생회로 | |
JP2923175B2 (ja) | クロック発生回路 | |
KR100249019B1 (ko) | 주파수 분주회로 | |
KR880000912Y1 (ko) | 비동기 펄스 신호의 택일회로 | |
KR910006325Y1 (ko) | 다이내믹 프로세서의 클럭속도 선택회로 | |
SU750566A1 (ru) | Регистр сдвига | |
SU1647903A2 (ru) | Преобразователь кода в период повторени импульсов | |
KR0131431Y1 (ko) | 신호 디바운스회로 | |
SU1193827A1 (ru) | Преобразователь последовательного кода в параллельный | |
JPH01116815A (ja) | クロック切換え回路 | |
SU1354191A1 (ru) | Микропрограммное устройство управлени | |
JPS61146017A (ja) | 計数回路 | |
JPH04154205A (ja) | データ遅延回路 | |
KR960006272A (ko) | 주/종속 플립-플롭 | |
JPH01261913A (ja) | パルス整形回路 | |
JPH02239467A (ja) | 記録密度切替回路 | |
KR930018844A (ko) | 쉬프트신호의 구간을 조정하는 쉬프트클럭발생회로 |