KR880000912Y1

KR880000912Y1 - 비동기 펄스 신호의 택일회로

Info

Publication number: KR880000912Y1
Application number: KR2019850007954U
Authority: KR
Inventors: 이영진
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-06-29
Filing date: 1985-06-29
Publication date: 1988-03-16
Also published as: KR870001309U

Abstract

내용 없음.

Description

비동기 펄스 신호의 택일회로

제1도는 종래의 회로도.

제2도는 제1도의 동작 상태를 나타낸 타이밍 챠트.

제3도는 본 고안의 회로도.

제4도, 제5도, 제6도는 제3도의 입력(A₁)(B₁)상태에 따른 각 부분의 동작 상태를 나타낸 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

FF₁, FF₂, FF₃: 플립플롭 G₁, G₂, G₃, G₄: AND게이트

N : 인버터 D : 지연회로

N_O: 인버터출력 G₂₀: AND 게이트(G₂)의 출력

A₁, A₁: 입력단자 A₂, B₂: 출력단자

t₁: 인버터(N)의 하이에서 로우로 되는 펄스 지연시간

t₂: AND게이트(G₁)의 하이에서 로우로 되는 펄스 지연시간

t₃: AND게이트(G₁)의 로우에서 하이로 되는 펄스 지연시간

t₄: 클럭(CK) 고레벨폭

t₅: 플립플롭(FF₁)에서 클럭에 의한 출력의 로우에서 하이로 되는 펄스 지연시간

t₆: 플립플롭(FF₁)에서 클럭(CK)에 의한 출력의 로우에서 하이로 되는 펄스 지연시간

t₇: t_d+t_G2

t₈: AND 게이트(G₃)의 로우에서 하이로 되는 펄스 지연시간

t₉: AND 게이트(G₄)의 로우에서 하이로 되는 펄스 지연시간

t₁₀: AND 게이트(G₄)의 하이에서 로우로 되는 펄스 지연시간

t₁₁: 입력(B₁)과 입력(A₁)이 고레벨로 되는 시간차

t₁₂: AND 게이트(G₂)의 하이에서 로우로 되는 펄스지연시간

t₁₃: AND 게이트(G₄)의 하이에서 로우로 되는 펄스지연시간

t₁₄: 인버터(N)의 로우에서 하이로 되는 펄스 지연시간

t₁₅: AND 게이트(G₁)의 로우에서 하이로 되는 펄스지연시간

t₁₆: 플립플롭(FF₁)에서 클럭에 의한 출력의 로우에서 하이로 되는 펄스 지연시간

t₁₇: AND 게이트(G₃)의 로우에서 하이로 되는 펄스지연시간

t₁₈: 플립플롭(FF₁)에서 클럭에 의한 출력의 하이에서 로우로 되는 펄스 지연시간

t_WH: 플립플롭(FF₁)에서 클록킹 되기 위한 클럭의 최소 고레벨폭

t_d: 지연회로(D)의 지연시간

t_G2: AND 게이트(G₂)의 지연시간

본 고안은 비동기된 2개의 펄스신호중 임의의 시점에서 한개의 펄스 신호만을 선택하기 위한 택일회로에 관한 것이다.

종래의 디지탈 데이타 처리 시스템에서 비동기된 2개의 펄스 신호중 임의의 시점에서 한개의 펄스신호만을 선택하기 위해서는 샘플링 클록이 필요하며, 입력에 신호가 인가되어 출력으로 나타날때까지 샘플링 클록의 주기동안 만큼의 불필요한 대기 시간이 존재하고 있다.

종래의 택일회로의 구성을 제1도를 참고하여 살펴보면, 각각의 입력신호(a₁,b₁)는 D 플립플롭(FF₂), (FF₃)의 입력단자(D)로 연결되고, 플립플롭(FF₂), (FF₃)의 리세트 단자(R)와 출력단자(Q)는 서로 교차하여 연결되어 있다.

각각의 입력신호(a₁,b₁)는 출력(a₂,b₂)에서 나타나며, 임의의 시점에서 한개의 펄스 신호만을 선택하기 위해 180도의 위상차를 갖는 클록신호, 즉 클록(CK₁)과 클럭(CK₂)을 플립플롭(FF₂,FF₃)에 각각 공급하고 있다.

위와같은 택일회로의 동작을 제2도의 타이밍 챠트를 참고로 설명하면, 클럭(CK₁)과 클럭(CK₂)신호의 위상차가 180도이므로 입력(a₁)과 입력(b₁)이 각각 플립플롭(FF₂, FF₃)로 동시에 고레벨로 인가되더라도 입력(a₁)이나 입력(b₁)중 어느 하나만이 플립플럽(FF₂), (FF₃)에 래치(latch)된다.

만일 입력(a₁)이 먼저 래치될 경우, 플립플록(FF₂)의 출력단자(Q)에 나타나는 출력(a₂)는 고레벨로 되고, 출력단자(Q)는 저레벨로 되어 플립플롭(FF₃)가 리세르 되므로 입력(b₁)이 고레벨일지라도 플립플롭(FF₃)의 출력단자(Q)에 나타나는 출력(b₂)는 저레벨을 유지하게 된다.

입력(a₁)이 고레벨에서 저레벨로 떨어지면, 플립플롭(FF₂)의 출력(Q)은 저레벨, 출력(Q)은 고레벨로 되어 플립플롭(FF₃)가 리세트 상태에서 정상으로 복귀하게 되므로,플립플롭(FF₃)의 출력(Q) 즉, 출력(b₂)은 고레벨로 되고 출력(Q)은 저레벨로 된다. 이와 동시에 플립플롭(FF₂)를 리세트 시켜, 출력(b₂)가 고레벨을 유지되는 동안은 입력 신호(a₁)가 고레벨로 변화 하더라도 그 출력신호(a₂)이 고레벨로 되지 못하게 된다.

여기서, 입력(a₁) 또는 입력(b₁)신호가 플립플럽(FF₂), (FF₃)에 인가되어 출력(a₂) 또는 출력(b₂)신호가 발생되기까지 최대 샘플링 클록의 주기만큼 대기시간이 필요하게 된다.

따라서, 본 고안의 목적은 상기한 종래 회로의 결점을 해소하여, 샘플링 클록이 없어도 비동기된 2개의 펄스신호중 임의의 시점에서 한개의 펄스신호만을 선택할수 있고, 입력 신호가 회로를 통해 출력신호로 나타나기 까지의 대기시간을 제거할수 있는 택일회로를 제공하는 데 있다.

본 고안의 택일회로는 제3도에 나타낸 바와같이, 입력신호(A₁)가 입력되는 입력단자는 D 플립플롭(FF₁)의 세트단자(S)와 AND게이트(G₁), (G₃)의 일측입력단에 연결된다.

입력단자(B₁)는 인버어터(N)을 통해 AND게이트(G₁)의 타측 입력단에 연결되고, AND게이트(G₁)의 출력단은 플립플롭(FF₁)의 클록단자(CK)로 연결된다. 또한, 입력단자(B₁)는 지연회로(D)를 통해 AND게이트(G₂)의 일측 입력단에 연결되고, AND게이트(G₂)의 타측 입력단은 상기 지연회로(D)의 입력단에 공통 연결된다. 상기 AND게이트(G₂)의 출력단은 AND게이트(G₄)의 일측 입력단에 연결되고 이 AND게이트(G₄)의 타측 입력단은 상기 플립플롭(FF₁)의 출력단자(Q)에 연결된다.

한편, 상기 AND게이트(G₃)의 타측 입력은 플립플롭(FF₁)의 출력단자(Q)에 연결되고 이들 AND게이트(G₃)(G₄)의 출력단자는 각각 출력신호(A₂)및 출력신호(B₂)의 출력단으로 된다.

상기 플립플롭(FF₁)의 입력단자(D)는 접지 되었다.

상기와 같은 회로에서, 인버어터(N) 및 AND게이트(G₁)는 입력(B₁)가 저레벨일 경우, 입력(A₁)가 고레벨로 되면 출력(A₂)를 고레벨로 만들어 주도록 플립플롭(FF₁)을 클록킹(clocking)해주고, 상기 지연회로(D) 및 AND게이트(G₂)는 입력(B₁)가 입력(A₁)와 같거나 입력(A₁)보다 먼저 고레벨 될때, 인버터(N)와 플립플롭(FF₁) 및 AND게이트(G₁)의 지연시간(propagation delay time)에 의해 잠시동안 출력(B₂)가 고레벨로 되어 오동작동됨을 방지하기 위한 것이다.

이와 같은 회로의 동작을 제4도의 타이밍 챠트를 참고하여 설명하면, 입력(B₁)이 저레벨이고 입력(A₁)이 고레벨인 경우, 플립플롭(FF₁)은 세트 상태를 벗어나게 되고 이때, 게이트(G₁)의 출력이 저레벨에서 고레벨로 되므로 플립플롭(FF₁)의 출력(Q)은 저레벨, 출력(Q)은 고레벨로 되어 게이트(G₃)의 출력 즉, 출력(A₂)이 고레벨이 된다.

이때, 입력(B₁)이 고레벨로 반전하더라도 플립플롭(FF₁)의 출력(Q)이 저레벨로 되어 있으므로 출력(B₂)은 저레벨로 머물게 된다.

다음, 입력(A₁)가 고레벨에서 저레벨로 변화하면 출력(A₂)은 저레벨로 되고, 플립플롭(FF₁)은 세트되어 출력(Q)은 고레벨, 출력(Q)은 저레벨로 된다.

이때, 입력(B₁)가 고레벨로 있거나 저레벨에서 저레벨에서 고레벨로 변하게 되면 게이트(G₄)의 출력 즉, 출력(B₂)은 고레벨로 된다.

여기서, 다시 입력(A₁)가 저레벨에서 고레벨로 되더라도 게이트(G₁)의 출력이 저레벨로 머물러 있으므로 플립플롭(FF₁)이 클록킹 되지 않고 그 출력상태가 그대로 유지되며, 입력(B₁)이 고레벨에서 저레벨로 변화해야만이 출력(B₂)이 저레벨로 되고, 게이트(G₁)의 출력이 저레벨에서 고레벨로 되어 플립플롭(FF₁)은 세트 상태를 벗어나 클록킹이 되어 출력(A₂)이 고레벨로 될수 있다.

한편, 입력(B₁)이 입력(A₁)과 같거나 입력(A₁)보다 먼저 고레벨로 될 경우를 제5도의 타이밍 챠트에 따라서 설명하면 다음과 같다.

입력(B₁)이 입력(A₁)보다 먼저 고레벨로 되더라도 시간(t₁)이 경과한 다음 인버터(N)의 출력(No)이 고레벨에서 저레벨로 되어 클럭(CK)이 저레벨에서 고레벨로 되고, 클럭(CK)의 고레벨폭(t₄)이 플립플롭(FF₁)에서 클록킹 되기 위한 클럭(CK)의 최소 고레벨폭(t_W(H))보다 클 경우 플립플롭(FF₁)이 클록킹 되어 출력(Q)이 고레벨 출력(Q)이 저레벨로 되면 출력(A₂)은 고레벨로 되고, 입력(B₁)이 지연회로(D)를 통해 AND게이트(G₂)의 출력에는 지연시간 t₇=t_d(지연 회로 지연시간)+t_G2(G₂지연시간)이 지난다음 고레벨로 되는데,

t₇＞t₃+t₅+t₁₁.max…(1)

여기서 t₁₁.max=t₁+t₂-t₃-t_W(H))…(2)

상기 식(1)을 만족하도록 지연회로(D)의 지연시간(t_d)을 설정하면 입력(A₁)에 의해 플립플롭(FF₁)의 출력이 반전 되는 것이 입력(B₁)이 지연히로(D)를 거쳐 AND게이트(G₂)의 출력이 고레벨로 반전되는 것보다 더 빨리 일어나므로 출력(A₂)이 고레벨로 도기전에 제5도의 (B₂)파형과 같이 지연회로(D)와 AND게이트(G₂)가 없을 경우 점선으로 표시된 파형과 같이 잠시 동안 고레벨로 되는 오동작을 발생하지 않게 된다.

또한 제6도의 타이밍 챠트와 같이 입력(A₁)이 저레벨로 있고, 입력(B₁)이 고레벨로 되어 출력(B₂)이 고레벨로 된 상태에서 입력(A₁)이 고레벨로 변화한 경우, 입력(B₁)가 저레벨로 되고 따라서 게이트(G₂)의 출력이 저레벨, 게이트(G₄)의 출력, 즉 출력(B₂)이 저레벨로 된 다음 게이트(G₁)의 출력이 저레벨에서 고레벨로 됨에 따라 플립플롭(FF₁)의 출력이 반전되어 출력(A₂)이 고레벨로 되기 때문에 이때도 출력(A₂)와 출력(B₂)가 동시에 고레벨로 되는 경우는 발생하지 않는다.

이것은 입력(B₁)이 저레벨로 되고나사 플립플롭(FF₁)의 출력이반전되기 까지 걸리는 시간(t₁₄+t₁₅+t₁₆)이 게이트(G₂)의 출력이 고레벨에서 저레벨로 반전되는데 걸리는 시간(t₁₂)보다 길어서, 결과적으로 입력(B₁)이 저레벨로 되고 나서 출력(A₂)이 고레벨로 되는 것이 출력(B₂)이 저레벨로 되는 것보다 더 늦게 발생하기 때문이다(t₁₂+t₁₃＜t₁₄+t₁₅+t₁₆+t₁₇).

따라서 본 고안의 회로에 의하면 종래의 방식에 비해서 샘플링 클록이 없이도 서로 비동기 된 2개의 펄스 신호중 임의의 시점에서 한개의 펄스 신호만을 선택할수 있을 뿐만 아니라 입력신호가 회로를 통해서 출력신호로 나타날때까지의 대기 시간을 제거한 실용상의 지대한 효과가 있다.

Claims

비동기된 2개의 펄스신호중 임의 시점에서 한개의 펄스 신호만을 선택하기 위한 택일회로에 있어서, 입력신호(A₁)의 입력단이 D 플립플롭(FF₁)의 세으단자(S)와 AND 게이트(G₁)(G₃)의 일측 입력단에 연결되고, 입력신호(B₁)의 입력단이 인버어터(N)를 통해 AND게이트(G₁)의 타측 입력단에 연결되며, 이 게이트(G₁)의 출력은 상기 플립플롭(FF₁)의 클록 입력단자에 연결되고, 입력신호(B₁)의 입력단은 지연회로(D)를 통해 AND게이트(G₂)의 일측 입력단에 연결되고 이 게이트(G₂)의 타측 입력단은 상기 지연회로(D)의 입력단에 공통 연결되며, AND게이트(G₂)의 출력단은 AND 게이트(G₄)의 일측 입력단에 연결되고, 상기 플립플롭(FF₁)의 출력단자(Q)(Q)는 각각 상기 AND게이트(G₃) 및 (G₄)의 타측 입력단에 각각 연결되어, 상기 AND게이트(G₃)(G₄)의 출력단에서 상기 입력신호(A₁)(B₁)중의 하나의 출력신호만을 선택하도록 출력(A₂) (B₂)을 연결한 것을 특징으로 하는 비동기 펄스 신호의 택일회로.