KR20000017243A - 펄스폭 변조 파형 발생 회로 - Google Patents

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Abstract

본 발명은 회로 규모가 작고, 소비 전력도 적은 펄스폭 변조 파형 발생 회로를 제공하는 것을 목적으로 한다. 본 발명의 펄스폭 변조 파형 발생 회로는 64개의 인버터가 종속 접속된 링 발진기, 링 발진기 내의 홀수단째의 인버터의 출력 단자에 각각 접속된 인버터, 멀티플렉서, 변화 검출 회로 및 RS 플립플롭을 구비한다. 멀티플렉서에는 링 발진기 내의 짝수단째의 인버터의 출력과, 인버터의 출력이 입력되고, 이들 중 어느 하나가 디지털 신호의 논리에 따라서 선택된다. RS 플립플롭은 변화 검출 회로(3)로부터 에지 검출 펄스가 출력된 시점에서 세팅되고, 변화 검출 회로로부터 에지 검출 펄스가 출력된 시점에서 리세팅 된다.

Description

펄스폭 변조 파형 발생 회로{A PULSE-DURATION MODULATION WAVE GENERATING CIRCUIT}
본 발명은 디지털 신호의 논리에 따른 펄스폭을 갖는 펄스폭 변조(PWM) 신호를 생성하는 회로의 구성에 관한 것이다.
펄스폭 변조(PWM: Pulse Width Modulation) 파형 발생 회로는 DC-DC 컨버터(스위칭 전원) 등의 각종 전자 회로에서 널리 사용되고 있기 때문에, 이 회로를 소면적화하거나, 저소비 전력화하는 것은 시스템의 전체적인 측면에서 볼 때 큰 장점이 된다.
도 1은 종래의 PWM 파형 발생 회로의 구성을 나타내는 블록도이며, 6 비트의 디지털 신호의 논리에 따른 듀티비의 PWM 신호를 생성하는 예를 나타내고 있다.
도 1의 PWM 파형 발생 회로는 64개의 버퍼(BF)를 종속 접속한 링 발진기(1)와, 링 발진기(1) 내의 각 단의 버퍼(BF)의 출력의 어느 하나를 선택하는 멀티플렉서(MUX)(2)와, 링 발진기(1)의 출력의 논리 변화 위치를 검출하는 변화 검출 회로(3)와, 멀티플렉서(2)의 출력의 논리 변화 위치를 검출하는 변화 검출 회로(4)와, RS 플립플롭(5)를 구비한다.
도 2a는 멀티플렉서(2)의 동작 원리를 설명하는 도면이고, 6 비트의 선택 신호(D0∼D5)의 논리에 의해, 26=64 종류의 입력 신호(A0∼A63)의 어느 하나를 선택하는 예를 나타내고 있다. 선택 신호(D0∼D5) 중, 최하위 비트를 D0, 최상위 비트를 D5라 하면, 선택 신호(D0∼D5)가 나타내는 수치(M)는 수학식 1과 같이 된다.
M＝D5·25＋D4·24＋D3·23＋D2·22＋D1·2＋D0
도 2a의 굵은 선으로 나타낸 것과 같이, 예컨대 입력 신호(A3)를 선택하는 경우에는 선택 신호(D5,D4,D3,D2,D1,D0)를 (0,0,0,0,1,1)으로 하면 된다. 즉, 이들 선택 신호를 십진법으로 나타낸 수치(M)는 '3'이 된다.
본 명세서에서는 멀티플렉서는 선택 신호나 입력 신호의 신호명에 의존하지 않고, 도 2a와 같은 식으로 선택 동작을 행하는 것으로 한다. 예컨대, 도 2b는 선택 신호의 최하위 비트가 T0, 최상위 비트가 S5이며, 다른 종류의 입력 신호(C0,C1,B5,B0,A4,…,R0,F11)가 입력되는 예를 나타내고 있다. 예컨대, (S5,S4,S3,S2,S1,S0,T0)=(0,0,0,0,1,0)인 경우에는 도 2b에 나타내는 것과 같이, 좌측에서 3번째의 입력 신호(B5)가 선택된다.
도 1의 변화 검출 수단(3)은 도 3a에 상세 구성을 나타낸 것과 같이, 멀티플렉서(2)의 신호 전파 지연 시간과 거의 같은 시간만큼 신호를 지연시키는 지연 회로(6)와, 종속 접속된 짝수개의 인버터(7)와, EXOR 게이트(8)를 구비하고, 변화 검출 회로(3)의 출력은 RS 플립플롭(5)의 세트 단자(S)에 입력된다. 마찬가지로, 변화 검출 회로(4)는 도 3b에 상세 구성을 나타내는 것과 같이, 종속 접속된 짝수개의 인버터(9)와 EXOR 게이트(10)를 구비하고, 변화 검출 회로(4)의 출력은 RS 플립플롭(5)의 리세트 단자(R)에 입력된다.
링 발진기(1)내의 최종단의 버퍼(BF)의 출력은 NAND 게이트(G1)에서 반전된 후, 초단의 버퍼(BF)에 피드백된다. NAND 게이트(G1)의 입력 단자에 접속되는 active 단자를 하이 레벨로 하면 안정 상태가 없어지고, 링 발진기(1)는 발진 동작을 행한다. 한편 active 단자를 로우 레벨로 하면, 각 단의 버퍼(BF)의 출력은 모두 하이 레벨이 되어 발진은 정지한다. 이 active 단자는 필수는 아닌데, 소비 전력 절감을 위해 필요할 때만 PWM 신호를 출력할 목적으로 설치하는 경우가 많다.
또한, 멀티플렉서(2)에 입력되는 디지털 신호의 비트수나 링 발진기(1) 내의 버퍼(BF)의 접속 단수에는 특히 제한은 없다.
도 4는 도 1의 PWM 파형 발생 회로 내의 각 부의 타이밍도이다. 도 4에는 링 발진기(1)의 출력(A) 파형, 초단의 버퍼(BF)의 출력 파형, 2단째 버퍼(BF)의 출력 파형, 3단째 버퍼(BF)의 출력 파형, 33단째 버퍼(BF)의 출력 파형, 변화 검출 회로(3,4)의 출력 파형, RS 플립플롭(5)의 출력 파형을 나타내고 있다.
이하, 도 4의 타이밍도를 이용하여 도 1 회로의 동작을 설명한다. 링 발진기(1) 내의 각 단의 버퍼(BF)는 초단의 버퍼(BF)의 출력 신호를 소정 시간씩 지연시키면서 다음 단의 버퍼(BF)에 입력한다. 또한, 최종단의 버퍼(BF)의 출력 신호는 NAND 게이트(21)에 의해서 위상이 반전된 후, 초단의 버퍼(BF)에 입력된다.
멀티플렉서(2)는 디지털 신호(S0∼S5)의 논리에 기초하여, 링 발진기(1) 내의 각 단의 버퍼(BF)의 출력의 어느 하나를 선택한다.
변화 검출 회로(3)는 링 발진기(1)의 출력의 상승 에지와 하강 에지를 검출하고, 에지가 검출된 시점에서 폭이 좁은 펄스를 출력한다. 변화 검출 회로(4)는 멀티플렉서(2)의 출력의 상승 에지와 하강 에지를 검출하고, 에지가 검출된 시점에서 폭이 좁은 펄스를 출력한다.
예컨대, 도 4의 시점(T1)에서, 링 발진기(1)의 출력(A)이 하이 레벨로 변화하였다고 하면, 변화 검출 회로(3)는 시각(T1)에서 시각(T2)까지 동안, 양의 펄스를 출력한다. 이 때, 디지털 신호의 비트(S5∼S0)가 (1,0,0,0,0,0)이라고 하면, 33단째 버퍼(BF)의 출력이 멀티플렉서(2)에서 선택되고, 변화 검출 회로(4)는 시각(T3)에서 시각(T4)까지의 동안, 양의 펄스를 출력한다. 이 결과, RS 플립플롭(5)은 시각(T1)에서 세트되고, 시각(T3)에서 리세트된다. 즉, RS 플립플롭(5)은 시각(T1∼T3)까지의 펄스폭을 지닌 PWM 신호를 출력한다.
또한, 같은 식으로, 변화 검출 회로(3)는 시각(T5)에서 시각(T6)까지의 동안, 양의 펄스를 출력하고, 변화 검출 회로(4)는 시각(T7)에서 시각(T8)까지의 동안, 양의 펄스를 출력한다. 이 때문에, RS 플립플롭(5)은 시각(T5)에서 세트되고, 시각(T7)에서 리세트된다.
그런데, 도 1의 PWM 파형 발생 회로를 CMOS 구성으로 하는 경우, 링 발진기(1) 내의 각 버퍼(BF)는 2개의 인버터로 구성되기 때문에, 링 발진기(1) 부분의 회로 규모가 커진다. 예컨대, 64단의 버퍼(BF)를 종속 접속하는 경우에는 그 2배인 128단의 인버터를 접속하지 않으면 안되게 된다. 회로 규모가 커지면, 도 1의 회로를 내장하는 시스템의 소형화가 곤란하게 되고, 소비 전력도 늘어나게 되어 버린다.
본 발명은 이러한 점에 비추어 이루어진 것으로, 그 목적은 회로 규모가 작고, 소비 전력도 적은 펄스폭 변조 파형 발생 회로를 제공하는 데에 있다.
도 1은 종래의 펄스폭 변조(PWM) 파형 발생 회로의 구성을 나타내는 블록도.
도 2a는 멀티플렉서의 동작 원리를 설명하는 도면이고, 도 2b는 도 2a의 변형예를 나타내는 도면.
도 3a 및 3b는 변화 검출 회로의 내부 구성을 나타내는 회로도.
도 4는 도 1의 PWM 파형 발생 회로 내의 각 부의 타이밍도.
도 5는 본 발명에 따른 PWM 파형 발생 회로의 제1 실시 형태의 구성을 나타내는 블록도.
도 6은 본 발명에 따른 PWM 파형 발생 회로의 제2 실시 형태의 구성을 나타내는 블록도.
도 7은 본 발명에 따른 PWM 파형 발생 회로의 제3 실시 형태의 구성을 나타내는 블록도.
도 8a 및 8b는 상승 검출 회로의 내부 구성을 나타내는 회로도.
도 9는 도 7의 회로 내의 각 부의 타이밍도.
도 10은 본 발명에 따른 PWM 파형 발생 회로의 제4 실시 형태의 블록도.
도 11은 링 발진기(1a) 내의 각 단의 인버터(IV1)의 입력과 신호의 위상 순서와의 관계를 나타내는 도면.
도 12a∼도 12d는 출력 A와 B의 사이에서 논리 연산을 행하여, 다른 펄스폭의 PWM 신호를 생성하는 예를 나타내는 타이밍도.
도 13은 도 12a∼도 12d의 파형에 대응하는 논리도.
도 14는 도 13을 정리한 논리도.
도 15는 링 발진기의 최종단의 출력(A), EXOR 게이트의 출력(C) 및 멀티플렉서의 출력(Q)의 타이밍 파형도.
도 16은 본 발명에 따른 PWM 파형 발생 회로의 제5 실시 형태의 블록도.
도 17, 도 18은 도 16의 PWM 파형 발생 회로의 기본 원리를 설명하는 도면.
도 19, 도 20은 각각 도 17, 도 18에 대응하는 논리도.
도 21a∼도 21d는 링 발진기의 출력(A)과 멀티플렉서의 출력(B)의 사이에서 논리 연산을 행하여, 다른 펄스폭의 PWM 신호를 생성하는 예를 나타내는 타이밍도.
도 22a∼22d는 NAND 게이트의 출력(A')과 멀티플렉서의 출력(B)의 사이에서 논리 연산을 행하여, 다른 펄스폭의 PWM 신호를 생성하는 예를 나타내는 타이밍도.
도 23은 도 21a∼도 21d의 파형에 대응하는 논리도.
도 24는 도 22a∼도 22d의 파형에 대응하는 논리도.
도 25는 도 23 및 도 24를 정리한 논리도.
도 26은 도 16에 나타낸 제5 실시 형태의 펄스폭 변조 파형 회로의 타이밍도.
도 27은 도 7에 나타낸 제3 실시 형태의 회로에 지연 회로(31)를 추가한 예를 나타내는 블록도.
도 28은 인접한 입력 단자 사이에 3개 이상의 홀수개의 인버터를 접속한 예를 나타내는 블록도.
도 29는 종속 접속된 인버터의 초단에 외부로부터의 클록 신호를 입력하는 예를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 1a : 링 발진기
2, 2a, 22, 22a : 멀티플렉서
3, 4: 변화 검출기
3a, 4a: 상승 검출 회로
5: RS 플립플롭
6: 지연 회로
7, 9: 인버터
8, 10: EXOR 게이트
21: EXNOR 게이트(반전 비반전 설정 회로)
31, 32: AND 게이트
50, 50b: 펄스 생성 수단
G1: NAND 게이트
상기의 목적을 달성하기 위해서, n(n은 2 이상의 정수) 비트의 디지털 신호에 따라서, 각각 다른 펄스폭을 갖는 2n종류의 펄스폭 변조 신호를 발생하는 펄스폭 변조 회로는,
직렬 접속된 m(m은 2 이상의 정수)개의 제1 인버터를 가지며, 이들 제1 인버터로부터 각각 위상이 다른 발진 신호를 출력하는 발진 신호 출력 수단과,
상기 n 비트의 디지털 신호의 적어도 일부의 비트에 기초하여, 상기 직렬 접속된 m개의 제1 인버터 각각의 출력 신호에 따른 신호의 어느 하나를 선택하는 선택 수단과,
상기 선택 수단에 의해 선택된 신호에 따른 펄스폭을 갖는 상기 펄스폭 변조 신호를 생성하는 펄스 발생 수단을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 복수의 인버터를 종속 접속하여 발진 신호 출력 수단을 구성하고, 발진 신호 출력 수단 내의 각 인버터의 출력에 기초하여 펄스폭 변조 신호를 생성하기 때문에, 회로 규모를 작게 할 수 있고, 소비 전력도 절감시킬 수 있다.
또한, 링 발진기 내의 홀수단째의 인버터의 출력을 링 발진기의 출력에 대해서 반주기 이상 위상이 지연된 신호로 간주함으로써, 홀수단째의 인버터의 출력을 반전시킬 필요가 없게 되어, 회로 규모를 더욱 작게 할 수 있다.
또한, 링 발진기 내의 인버터의 접속 단수의 2배 또는 4배의 종류로 이루어지는 펄스폭 변조 신호 중 어느 하나를 생성할 수 있는 펄스 생성 수단을 설치함으로써, 링 발진기의 구성을 간략화할 수 있고, 회로 규모를 작게 할 수 있는 동시에, 소비 전력도 절감시킬 수 있다.
이하, 본 발명에 따른 펄스폭 변조 파형 발생 회로(이하, PWM 파형 발생 회로)에 대해서 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
도 5는 본 발명에 따른 PWM 파형 발생 회로의 제1 실시 형태의 구성을 나타내는 블록도이다. 도 5에서는 도 1에 나타내는 종래의 회로와 공통되는 구성 부분에는 동일 부호를 붙이고 있다.
도 5의 회로는 64개의 인버터(IV1)가 종속 접속된 링 발진기(발진 신호 출력 수단)(1a)와, 링 발진기(1a) 내의 홀수단째의 인버터(IV1)의 출력 단자에 각각 접속된 인버터(IV2)와, 멀티플렉서(선택 수단)(2)와, 변화 검출 회로(제1 및 제2 에지 검출 회로)(3,4)와, RS 플립플롭(세트/리세트 회로)(5)을 구비한다. 변화 검출 회로(3,4)와 RS 플립플롭(5)이 펄스 생성 수단(50)에 대응한다.
멀티플렉서(2)에는 링 발진기(1a) 내의 짝수단째의 인버터(IV1)의 출력과, 인버터(IV2)의 출력이 입력되어, 이들 중 어느 하나가 디지털 신호(S0∼S5)의 논리에 따라서 선택된다.
이어서, 도 5 회로의 동작을 설명한다. 멀티플렉서(2)는 디지털 신호(S0∼S5)의 논리에 기초하여, 링 발진기(1a) 내의 짝수단째의 인버터(IV1)의 출력이나, 인버터(IV2)의 출력 중의 어느 하나를 선택한다.
변화 검출 회로(3)는 링 발진기(1a)의 출력(A)의 상승 에지와 하강 에지를 검출하고, 에지 검출 펄스를 출력한다. 변화 검출 회로(4)는 멀티플렉서(2)의 출력(B)의 상승 에지와 하강 에지를 검출하고, 에지 검출 펄스를 출력한다. RS 플립플롭(5)은 변화 검출 회로(3)로부터 에지 검출 펄스가 출력된 시점에서 세트되고, 변화 검출 회로(4)로부터 에지 검출 펄스가 출력된 시점에서 리세트된다. 따라서, RS 플립플롭(5)으로부터는 링 발진기(1a)의 출력(A)이 하이 레벨이 된 시점에서부터 멀티플렉서(2)의 출력이 하이 레벨이 될 때까지의 펄스폭을 지닌 PWM 신호가 출력된다.
도 5의 링 발진기(1a)는 64단의 인버터(IV1)를 갖기 때문에, 예컨대 CMOS로 구성한 경우에는 도 1의 링 발진기(1a)의 약 반정도의 크기가 된다. 단, 인접하는 인버터(IV1)끼리는 출력 논리가 서로 반전하기 때문에, 본 실시 형태에서는 출력(A)의 위상을 기준으로 하였을 때에 출력(A)과 위상이 반주기 이상 다른 홀수단째의 인버터(IV1)의 출력을 반전하여 멀티플렉서(2)에 입력한다.
이 때문에, 홀수단째의 인버터(IV1)에 접속되는 32개의 인버터(IV2)가 새로이 필요하게 되어, 전체적으로는 64＋32＝96개의 인버터를 지니게 된다. 따라서, 인버터의 형성 면적이 모두 같다고 가정한 경우에는 도 5의 링 발진기(1a)는 도 1의 링 발진기(1)와 비교해서 96/128＝3/4의 회로 면적이 된다.
그런데, 도 5의 PWM 파형 발생 회로의 경우, 링 발진기(1a) 내의 홀수단째의 인버터(IV1)의 출력은 인버터(IV2)를 매개로 멀티플렉서(2)에 입력되기 때문에, 인버터(IV2)를 통과하는 것만큼 신호가 지연되어 버린다. 이 지연 시간은 링 발진기(1a)의 발진 주파수가 낮은 경우에는 문제가 되지 않지만, 발진 주파수가 높아지면 최종적으로 생성되는 PWM 신호의 펄스폭에도 오차가 생긴다. 이 때문에, 높은 정밀도의 PWM 신호를 생성하고 싶은 경우에는 인버터(IV2)의 사이즈를 조정하여 신호 전파 시간을 작게 하거나, 지연 소자 등을 이용하여 링 발진기(1a) 내의 홀수단째의 인버터(11)의 출력과 짝수단째의 인버터(11)의 출력과의 타이밍을 조정하면 된다.
이와 같이, 제1 실시 형태에서는 복수의 인버터(IV1)를 종속 접속하여 링 발진기(1a)를 구성하고, 홀수단째의 인버터(IV1)의 출력에 대해서는 인버터(IV2)를 매개로 멀티플렉서(2)에 입력하도록 하였기 때문에, 복수의 버퍼도 링 발진기(1a)를 구성한 경우와 같은 위상을 얻을 수 있다. 따라서, 종래와 마찬가지로, 디지털 신호의 논리에 따른 지연 시간을 멀티플렉서(2)로 선택하여 PWM 신호를 생성할 수 있다.
또한, 도 5의 링 발진기(1a)는 버퍼(BF) 대신에 인버터(IV1)로 구성되기 때문에, CMOS로 구성하였을 때에 회로 규모를 작게 할 수 있고, 소비 전력도 절감시킬 수 있다.
(제2 실시 형태)
제2 실시 형태는 제1 실시 형태보다도 더욱 회로 규모를 작게 한 것이다.
도 6은 본 발명에 따른 PWM 파형 발생 회로의 제2 실시 형태의 구성을 나타내는 블록도이며, 도 5와 공통되는 구성 부분에는 동일 부호를 붙이고 있다.
도 6의 회로는 종속 접속된 복수의 인버터(IV1)를 링 발진기(1a) 내에 설치한다는 점에서는 도 5와 같지만, 홀수단째의 인버터(IV1)의 출력에 대해서도 그대로 멀티플렉서(2)에 입력한다는 점에서 도 5의 회로와 다르다.
멀티플렉서(3)의 출력은 EXNOR 게이트(반전 비반전 설정 회로)(21)에 입력된다. EXNOR 게이트(21)는 멀티플렉서(2)의 출력과 디지털 신호의 최하위 비트(S0)와의 배타적 논리합의 반전 신호를 변화 검출 회로에 입력한다.
이어서, 도 6의 회로 동작을 설명한다. 멀티플렉서(2)는 디지털 신호(S0∼S5)의 논리에 따라서, 링 발진기(1a) 내의 각 단의 인버터(IV1)의 출력 중, 어느 하나를 선택하여 출력한다.
예컨대, 디지털 신호의 최하위 비트(S0)가 '1'일 때에는 멀티플렉서(2)는 짝수단째의 인버터(IV1)의 출력의 어느 하나를 선택한다. 이 경우, 멀티플렉서(2)의 출력과 같은 논리의 신호가 EXNOR 게이트(21)를 매개로 변화 검출 회로(4)에 입력된다.
한편, 디지털 신호의 최하위 비트(S0)가 '0'일 때에는 멀티플렉서(2)는 홀수단째의 인버터(IV1)의 출력의 어느 하나를 선택한다. 이 경우, 멀티플렉서(2)의 출력을 반전한 신호가 EXNOR 게이트(21)를 매개로 변화 검출 회로(4)에 입력된다. 즉, 디지털 신호의 최하위 비트(S0)가 '0'일 때에는 링 발진기(1a) 내의 홀수단째의 인버터(IV1)의 출력을 반전한 신호가 변화 검출 회로(4)에 입력되기 때문에, 도 5와 같이 링 발전기(1a) 내의 홀수단째의 인버터(IV1)의 출력에 인버터(IV2)를 접속한 경우와 같은 결과가 된다.
이와 같이, 제2 실시 형태는 링 발진기(1a) 내의 각 단의 인버터(IV1)의 출력을 그대로 멀티플렉서(2)에 입력하고, 디지털 신호의 최하위 비트(S0)의 논리에 따라서, 멀티플렉서(2)의 출력을 반전시킬지의 여부를 선택하도록 하였기 때문에, 도 5에 나타내는 인버터(IV2)가 불필요하게 되어 도 5보다도 회로 규모를 작게 할 수 있고, 소비 전력을 한층 절감시킬 수 있다.
(제3 실시 형태)
제3 실시 형태는 제2 실시 형태보다도 더욱 회로 규모를 작게 한 것이다.
도 7은 본 발명에 따른 PWM 파형 발생 회로의 제3 실시 형태의 구성을 나타내는 블록도이며, 도 5와 공통된 부분에는 동일 부호를 붙이고 있다.
도 7의 회로는 도 5의 회로에 비해서, 멀티플렉서(2)의 제어 입력 단자에 입력되는 디지털 신호(S0∼S5)의 배열을 바꾼 점과, EXNOR 게이트를 갖지 않는 점, 변화 검출 회로 대신에 상승 검출 회로(3a,4a)를 설치한 점에 특징이 있다.
도 7의 멀티플렉서(2)의 제어 입력 단자에는 하위측에서부터 디지털 신호의 최상위 비트(S5)의 반전 신호, S0, S1, S2, S3, S4의 순으로 입력된다.
제3 실시 형태는 인버터(IV1)에 신호를 입력하면 위상이 반전하는 데에 착안하여, 인버터(IV1)에서 반전시킨 신호를 원래의 논리로 되돌리는 것이 아니라, 인버터(IV1)에서 반전시킨 신호를 반주기 이상 어긋난 신호로 간주하여 처리하는 점에 특징이 있다.
예컨대, 링 발진기(1a)의 출력(A)은 초단의 인버터(IV1)에 입력되기 때문에, 초단의 인버터(IV1)의 출력은 출력(A)을 반전하여 조금 지연시킨 신호가 된다. 이 신호는 32번째의 지연 신호에 상당한다. 또한, 2단째 인버터(IV1)의 출력은 0번째의 지연 신호, 3번째 인버터(IV1)의 출력은 33번째의 지연 신호, 4번째 인버터(IV1)의 출력은 1번째의 지연 신호에 각각 상당한다.
도 7 중의 수치(M)는 링 발진기 내의 최종단의 인버터의 출력(A)을 기준으로 한, 링 발진기 내의 각 인버터의 위상 순서를 나타내고 있다. 또한, 수치(N')는 링 발진기 내의 각 인버터의 단번호를 나타내고 있다.
짝수단의 인버터(N'이 짝수)의 출력은 최종단의 출력(A)에 비해서, 위상이 반주기 이상 늦다. 이 경우의 위상차(M)는 인버터의 단번호(N')에 의해 정해지는 신호 전파 시간에 반주기 시간을 더한 값이 되어, M＝N'/2＋32가 된다.
한편, 홀수단의 인버터(N'이 홀수)의 출력은 최종단의 출력(A)에 비해서, 위상차가 반주기 이내이다. 이 경우의 위상차(M)는 M＝(N'－1)/2로 나타내어진다.
따라서, 짝수단 또는 홀수단의 어느 쪽이라 하더라도, 선택 제어 신호(N)(S5∼S0)의 최상위 비트(S5)의 반전 신호를 최하위 비트로 하고, 다른 비트를 1 비트씩 상위 비트측으로 어긋나게 하면, 제어 입력(N)과 멀티플렉서의 출력과의 위상차순(M)을 일치시킬 수 있다.
도 7의 상승 검출 회로(3a)는 도 8a에 상세 구성을 나타낸 것과 같이, 멀티플렉서(2)의 신호 전파 지연 시간과 거의 같은 시간만큼 링 발진기(1a)의 출력을 지연시키는 지연 회로(6), 홀수개의 종속 접속되는 인버터(7) 및 AND 게이트(31)를 지닌다. 또한, 도 3의 상승 검출 회로(4a)는 홀수개의 종속 접속되는 인버터(9) 및 AND 게이트(32)를 갖는다.
상승 검출 회로(3a)는 링 발진기(1a)의 출력(A)의 상승 에지를 검출하고, 상승 검출 회로(4a)는 멀티플렉서(2)의 출력(B)의 상승 에지를 검출한다.
도 9는 도 7의 회로 내의 각 부의 타이밍도이다. 도 9의 타이밍도는 33번째의 지연 신호를 이용하여 PWM 신호를 생성하는 예를 나타내고 있다.
상승 검출 회로(3a)의 출력은 도 9의 시각(T1∼T2) 동안과 시각(T5∼T6) 동안 하이 레벨이 된다. 또한, 변화 검출 회로(4a)의 출력은 도 9의 시각(T3∼T4) 동안과 시각(T7∼T8) 동안에 하이 레벨이 된다.
RS 플립플롭(5)은 시각(T1)에서 세트되어 시각(T3)에서 리세트되고, 또 시각(T5)에서 세트되어 시각(T7)에서 리세트된다. 이 때문에, 도 9의 PWM 파형 발생 회로는 시각(T1∼T3)과 시각(T5∼T7) 동안 하이 레벨이 되는 PWM 신호를 출력한다.
이와 같이, 제3 실시 형태는 링 발진기(1a) 내의 각 단의 인버터(IV1)의 출력 중 홀수단째의 인버터(IV1)의 출력을 반주기 이상 지연시킨 신호로 간주하여 멀티플렉서(2)로 신호 선택을 실행하기 때문에, 제1이나 제2 실시 형태와 같이, 홀수단째의 인버터(IV1)의 출력을 반전하는 처리가 필요하지 않고, 회로 규모를 보다 한층 작게 할 수 있으며, 소비 전력도 절감시킬 수 있다.
(제4 실시 형태)
제4 실시 형태는 32단의 인버터를 이용하여 64 종류의 PWM 신호를 생성하는 것이다.
도 10은 본 발명에 따른 PWM 파형 발생 회로의 제4 실시 형태의 블록도이다. 도 10의 PWM 파형 발생 회로는 링 발진기(1a)와 32 입력 1 출력의 멀티플렉서(2a)와, ExOR 게이트(21)와, 2 입력 1 출력의 멀티플렉서(22)를 구비하고 있다. ExOR 게이트(21)와 멀티플렉서(22)로 펄스 생성 수단(50b)이 구성된다.
링 발진기(1a)는 종속 접속된 32개의 인버터(IV1)와, 최종단의 인버터(IV1)의 출력 단자와 초단의 인버터(IV1)의 입력 단자와의 사이에 접속된 NAND 게이트(논리 반전 수단)(G1)를 지닌다.
NAND 게이트(G1)의 한쪽 입력 단자에는 링 발진기(1a) 내의 최종단의 인버터(IV1)의 출력 단자가 접속되고, 다른쪽 입력 단자에는 active 단자가 접속된다.
이어서, 제4 실시 형태의 기본 원리에 대해서 설명한다. 링 발진기(1a)의 초단의 인버터(IV1)에 입력된 펄스 신호는 각 단의 인버터(IV1)를 통과할 때마다 소정 시간씩 지연하여, 최종단의 인버터(IV1)의 출력(A)은 초단의 인버터(IV1)의 입력 신호에 대해서 대략 반주기만큼 위상이 어긋난 신호가 된다.
보다 상세하게는, 링 발진기(1a)의 출력(A)을 기준으로 하여 생각하면 홀수단째의 인버터(IV1)의 출력은 출력(A)을 소정 시간씩 지연시킨 신호가 된다. 한편, 홀수단째의 인버터(IV1)의 출력은 출력(A)의 반전 신호를 소정 시간씩 지연시킨 신호가 된다. 즉, 짝수단째의 인버터(IV1)로부터는 출력(A)에 대해서 반주기 이상 위상이 다른 신호가 출력된다. 또한, 각 단의 인버터(IV1)의 출력의 하강 신호는 각 단의 인버터(IV1)의 출력의 상승과 위상이 반주기 어긋나 있다.
따라서, 링 발진기(1a) 내의 32단의 인버터(IV1)의 출력의 상승과 하강을 고려함으로써, 합계 64종류의 위상이 다른 신호를 얻을 수 있다.
즉, 앞의 3개의 실시 형태에서는 신호의 상승만을 이용하고 있었지만, 제4 실시 형태에서는 하강도 이용함으로써 링 발진기의 단수를 반으로 할 수 있는 것이다.
이하에서는 신호의 상승과 하강을 총칭하여 에지라고 부른다. 이 64종류의 에지에 대해서 다음과 같은 펄스 신호를 생각한다.
제4 실시 형태는 디지털 신호(S0∼S5)의 논리에 기초하여 64종류의 위상이 다른 에지 중에서 1개를 선택하고, 그 선택된 신호와 링 발진기(1a)의 출력(A)에 기초하여 64종류의 다른 펄스폭을 지닌 PWM 신호를 생성한다.
링 발진기(1a)의 각 단의 인버터(IV1)의 입출력 신호 중, 어느 것을 선택할지는 멀티플렉서(2a)에 입력되는 5 비트의 디지털 신호(S0∼S4)의 논리에 의해 정해진다. 예컨대, 디지털 신호가 '00000'인 경우에는 초단의 인버터(IV1)의 입력 신호가 선택되고, '11111'인 경우에는 최종단의 인버터(IV1)의 입력 신호가 선택된다.
도 11은 링 발진기(1a) 내의 각 단의 인버터(IV1)의 입력과 신호의 상승, 하강의 위상 순서의 관계를 나타내는 도면이다. 도 11의 단번호 '0'은 초단의 인버터(IV1), '31'는 최종단의 인버터(IV1)를 나타내고 있다. 위상 순서는 링 발진기(1a)의 출력(A)의 신호의 상승을 기준으로 하고 있다. 출력(A)이 상승하면 NAND 게이트(G1)에서 신호가 반전되어, '0'단에서 신호가 하강한다. 그러면, 초단의 인버터(IV1)에서 신호가 반전되어, '1'단에서 신호가 상승한다.
이와 같이 신호가 반전을 반복하면서 전달되어, '31'단에서 신호가 상승하면 최종단의 인버터의 출력(A)이 하강하고, 이어서 단번호 '0'에서 신호가 상승한다. 이 신호가 전달되어 단번호 '31'의 하강이 63번째의 위상으로 되고, 이어서 다시 출력(A)이 상승한다. 이하 이것이 반복된다.
도 4의 실시 형태에서는 다음과 같은 식으로 PWM 파형을 생성한다. 우선 32종류의 링 발진기 내의 출력의 어느 하나를 선택한다. 이후 이 신호를 피선택 신호라 부른다. 피선택 신호의 상승, 하강의 2개의 에지 중 한쪽을 선택한다. 이후 이것을 피선택 에지라 부른다. 또한, 출력(A)의 상승을 기준 에지라 부른다. 기준 에지와 동시에 상승하고, 피선택 에지와 동시에 하강하는 PWM 파형을 생각하면 이 신호의 펄스폭은 선택된 에지의 위상의 지연에 비례한다. 따라서, 도 11 중의 위상 순서와 디지털 신호(S0∼S5)에 의해서 정해지는 정수(N)(0∼63)의 상하 관계를 유지하면, N에 따른 펄스폭을 갖는 PWM 파형을 생성할 수 있게 된다.
여기서 N은 6 비트의 신호(S0∼S5)에 의해서 다음과 같이 나타내어진다.
N＝SO＋2×S1＋22×S2＋23×S3＋24×S4＋25×S5
N을 위의 식과 같이 하려면, 다음과 같이 하면 된다. 하위 5 비트에 의해서 정해지는 정수(N')와 단번호를 대응시킨다.
N'＝SO＋2×S1＋22×S2＋23×S3＋24×S4
또한, 최상위 비트(S5)에 따라 상승과 하강의 한쪽을 선택한다. 즉, S5가 0이라면 위상의 지연이 반주기 이내인 쪽, 1이라면 반주기 이상인 쪽을 선택한다.
예컨대, N＝(100100), 즉, N＝37일 때, 하위 5 비트에 의해서 정해지는 숫자는 (00101), 즉, 4이다. 따라서 단번호는 4로 한다. 나아가 최상위 비트(S5)가 '1'이기 때문에 위상차가 반주기 이상인 상승 에지 쪽(도 11 중에서 위상차 36)을 선택한다. 이와 같이 하여, S0에서부터 S5에 의해서 정해지는 정수(N)에 따라서 펄스폭이 다른 PWM 파형을 생성할 수 있다.
도 12a∼12d는 상술한 기구에 기초하여 PWM 파형을 생성하는 예를 나타낸 타이밍도이다. a는 (S0,S5)＝(0,0)일 때, b는 (S0,S5)＝(0,1)일 때, c는 (S0,S5)＝(1,0)일 때, d는 (S0,S5)＝(1,1)일 때이다.
B는 멀티플렉서(2a)에 의해서 선택된 피선택 신호이다. 도 12a, 12b와 같이 S0＝0일 때는 단번호가 짝수이기 때문에 위상은 반주기 이상이다. 그리고 S5＝0일 경우에는 에지 중 펄스폭이 반주기 이내가 되는 쪽이 선택된다.
도 12a∼도 12d의 파형을 논리표로 나타내면 도 13과 같이 된다. 도 13의 (ⅰ)이 도 12a에, (ⅱ)가 도 12b에, (ⅲ)이 도 12c에, (ⅳ)가 도 12d에 각각 대응한다.
디지털 신호의 비트(S0,S5)가 (0,0)일 때는 출력(A)에 대한 위상차순이 '0,2,4,…30'번째의 에지에 기초하여, PWM 신호가 생성된다. 이 경우, 링 발진기(1a)의 출력(A)과 멀티플렉서(2)의 출력(B) 사이에서 논리 연산을 행한 결과 OUT은 이하의 수학식 2의 논리식으로 나타내어진다.
OUT＝A·B
또한, 디지털 신호의 비트(S0,S5)가 (0,1)일 때는 출력(A)에 대한 위상차순이 '32,34,36,…62'번째의 에지에 기초하여 PWM 신호가 생성된다. 이 경우, 링 발진기(1a)의 출력(A)과 멀티플렉서(2)의 출력(B)과의 사이에서 논리 연산을 행한 결과 OUT은 이하의 수학식 3의 논리식으로 나타내어진다.
OUT＝A＋/B
또한, 디지털 신호의 비트(S0,S5)가 (1,0)일 때는 출력(A)에 대한 위상차순이 '1,3,5,…, 31'번째의 에지에 기초하여 PWM 신호가 생성된다. 이 경우, 링 발진기(1a)의 출력(A)과 멀티플렉서(2)의 출력(B)과의 사이에서 논리 연산을 행한 결과 OUT은 이하의 수학식 4의 논리식으로 나타내어진다.
OUT＝A·/B
또한, 디지털 신호의 비트(S0,S5)가 (1,1)일 때는 출력(A)에 대한 위상차순이 '33,35,37,…,63'번째의 에지에 기초하여 PWM 신호가 생성된다. 이 경우, 링 발진기(1a)의 출력(A)과 멀티플렉서(2)의 출력(B)과의 사이에서 논리 연산을 행한 결과 OUT은 이하의 수학식 5의 논리식으로 나타내어진다.
OUT＝A＋B
도 13의 논리도를 재배열하여 정리하면, 도 14와 같이 된다. 도 14에서 알 수 있는 바와 같이, 디지털 신호의 최하위 비트(S0)와 멀티플렉서(2)의 출력 신호(B)가 (0,0)일 때에는 PWM 신호 OUT은 디지털 신호의 최상위 비트(S5)의 논리와 같게 된다.
또 신호(S0)와 출력(B)이 (0,1)일 때에는 PWM 신호 OUT은 링 발진기(1a)의 출력 신호(A)의 논리와 같아진다. 마찬가지로, 신호(S0)와 출력(B)이 (1,0)일 때에도 PWM 신호 OUT은 링 발진기(1a)의 출력 신호(A)의 논리와 같아진다. 또한, 신호(S0, B)가 (1,1)일 때에는 PWM 신호 OUT은 디지털 신호의 최상위 비트(S5)의 논리와 같게 된다.
도 14의 논리도에 기초하여 회로를 짜면, 도 10과 같이 된다. ExOR 게이트(21)는 멀티플렉서(2a)의 출력 신호(B)와 디지털 신호의 최하위 비트(S0)와의 배타적 논리합을 연산한다. 멀티플렉서(22)는 ExOR 게이트(21)의 논리에 기초하여, 신호(S5)와 신호(A)의 어느 한쪽을 선택한다.
이어서, 도 10의 회로의 동작을 설명한다. 링 발진기(1a)의 최종단의 출력(A)에 대해서, 링 발진기(1a) 내의 짝수단째의 인버터(IV1)의 출력은 위상이 반주기 이상 지연되는 데에 반해, 홀수단째의 인버터(IV1)의 출력의 위상 지연은 반주기 이내이다. 그런데, 도 10의 EXOR 게이트(21)의 한쪽의 입력 단자에는 디지털 신호의 최하위 비트(S0)가 입력되기 때문에, 멀티플렉서(2a)가 홀수단째의 인버터(IV1)의 출력을 선택한 경우에만 EXOR 게이트(21)는 멀티플렉서(2a)의 출력을 반전한다. 이 결과, EXOR 게이트(21)의 출력(C)은 링 발진기(1a)의 최종단의 출력(A)에 대하여, 항상 위상이 반주기 이상 지연된다.
도 15는 링 발진기(1a)의 최종단의 출력(A), EXOR 게이트(21)의 출력(C), 및 멀티플렉서(22)의 출력(Q)의 타이밍 파형도이다. 도 10의 NAND 게이트(G1)의 지연 시간을 d로 하면, 링 발진기(1a)의 최종단의 출력(A)의 주기와 멀티플렉서(2a)의 출력(B)의 주기(T)는 모두 T＝66d가 된다.
또한, 링 발진기(1a) 내의 인버터(IV1)의 단수를 N'으로 하면, NAND 게이트(G1)와 링 발진기(1a)를 합친 신호 전파 지연 시간(Tall)은 (N'＋1)×d가 된다. 이 지연 시간(Tall)에 반주기를 더한 만큼의 위상차가 출력(A)과 출력(C) 사이에는 존재한다.
도 10에 나타내는 것과 같이, EXOR 게이트(21)의 출력(C)은 멀티플렉서(22)의 제어 입력 단자에 입력되기 때문에, 멀티플렉서(22)의 출력(Q)은 디지털 신호의 최상위 비트(S5)의 논리에 따라서 도 15와 같이 변화한다.
따라서, 출력(Q)이 '1'인 시간, 즉, PWM 신호의 펄스폭은 수학식 6과 같이 된다.
(N'＋1)×d＋S5×T/2＝(N＋1＋S5)·d
이 수학식 6에 의해서, N＝0,1,2,…,62,63일 때, 출력(Q)(PWM 신호)의 듀티비는 1/66,2/66,…,64/66,65/66이 된다.
이와 같이, 제4 실시 형태는 인버터(IV1)를 32단 종속 접속하여 링 발진기(1a)를 구성하고, 각 단의 인버터(IV1)의 출력과 그 반전 출력을 이용하여 64종류의 위상이 다른 신호를 생성하기 때문에, 인버터를 64단 종속 접속하지 않더라도, 64종류의 PWM 신호를 생성할 수 있다. 따라서, 종래의 PWM 파형 발생 회로에 비해서 회로 규모를 축소할 수 있고 소비 전력도 절감할 수 있다.
(제5 실시 형태)
제5 실시 형태는 16단의 인버터가 종속 접속된 링 발진기(1b)를 이용하여 64종류의 PWM 신호를 생성하는 것이다.
도 16은 본 발명에 따른 PWM 파형 발생 회로의 제5 실시 형태의 블록도이다. 도 16의 PWM 파형 발생 회로는 링 발진기(1b), 16 입력 1 출력의 멀티플렉서(2b), EXOR 게이트(21) 및 4 입력 1 출력의 멀티플렉서(22a)를 구비한다. ExOR 게이트(21)와 멀티플렉서(22a)로 펄스 생성 수단(50a)이 구성된다.
링 발진기(1b)는 종속 접속된 16개의 인버터(IN1)와, 최종단의 인버터(IV1)의 출력 단자와 초단의 인버터(IV1)의 입력 단자와의 사이에 접속된 NAND 게이트(G1)를 갖는다. NAND 게이트(G1)의 신호 전파 지연 시간은 링 발진기(1b) 내의 인버터(IV1)의 신호 전파 지연 시간의 대략 반으로 설정되어 있다.
NAND 게이트(G1)의 한쪽 입력 단자에는 링 발진기(1b) 내의 최종단의 인버터(IV1)의 출력 단자가 접속되고, 다른쪽 입력 단자에는 active 단자가 접속된다.
도 16의 PWM 파형 발생 회로는 16단의 인버터(IV1)를 이용하여 64종류의 다른 펄스폭의 제어 신호를 출력하는 점에 특징이 있다.
도 17, 도 18은 도 16의 PWM 파형 발생 회로의 기본 원리를 설명하는 도면이며, 링 발진기(1b) 내의 각 인버터(IV1)의 신호 전파 지연 시간을 '2', NAND 게이트(G1)의 신호 전파 지연 시간을 '1'로 하고 있다.
도 17은 링 발진기(1b) 내의 최종단의 인버터(IV1)의 출력(A)의 상승을 기준으로 한 경우의 각 인버터(IV1)의 입력의 위상차의 크기를 나타내고, 도 18은 NAND 게이트(G1)의 출력(A')의 하강을 기준으로 한 경우의 각 인버터(IV1)의 입력의 위상차의 크기를 나타낸다. 또한, 도 19, 도 20은 각각 도 17, 도 18에 대응하는 것이며, 위상차의 크기가 아니라 위상 순서를 나타낸 것이다.
링 발진기(1b)의 출력(A)이 상승한 시각을 '0'이라고 하면, 도 17에 나타낸 것과 같이, NAND 게이트(G1)의 출력이 하강하는 시각은 '1'이 된다. 이어서, 초단의 인버터(IV1)의 출력이 상승하는 시각은 '3'이 된다. 이하 같은 식으로 인버터(IV1)를 통과할 때마다 '2'씩 신호가 지연되고, 또 위상이 반전한다.
한편, NAND 게이트(G1)의 출력이 하강하는 시각을 '0'이라고 하면, 도 18에 나타낸 것과 같이, 초단의 인버터(IV1)의 출력이 상승하는 시각은 '2'가 된다. 이하 같은 식으로, 인버터(IV1)를 통과할 때마다 '2'씩 신호가 지연되고 또한, 위상이 반전한다.
도 17, 도 18로부터 알 수 있는 것과 같이, 링 발진기(1b)의 최종단의 인버터(IV1)의 출력을 기준으로 한 경우와, NAND 게이트(G1)의 출력을 기준으로 한 경우 쌍방을 고려함으로써, 링 발진기(1b) 내의 각 단의 인버터(IV1)의 출력으로부터 64종류의 위상차를 얻을 수 있다.
제5 실시 형태는 링 발진기(1b)의 최종단의 인버터(IV1)의 출력(A)과 링 발진기(1b) 내의 16단의 인버터의 어느 하나의 출력(B)에 기초하여, 32종류의 PWM 신호를 생성하고, 또 NAND 게이트의 출력(A')과 링 발진기(1b) 내의 16단의 인버터(IV1)의 어느 하나의 출력(B)에 기초하여, 32종류의 PWM 신호를 생성하는 것이다.
도 17, 18에 기초하여 위상차의 값이 아니라 위상 순서를 표로 만든 것이 도 19, 20이다. 2개의 도면 중의 값은 같은 단번호끼리에서는 도 19 쪽이 도 20보다 값이 하나 크다. 또한, 일반적으로 단번호가 클수록 값이 크다.
이하에서는 링 발진기(1b)의 최종단의 인버터(IV1)의 출력(A)의 상승 및 NAND 게이트(G1)의 출력(A')의 하강을 기준 에지라 부른다. 또한, 링 발진기(1b) 내의 각 단의 인버터(IV1)의 출력 16종류 중에서 선택된 신호를 피선택 신호, 피선택 신호의 상승 및 하강 중 선택된 쪽을 피선택 에지라 부른다.
도 19, 20 중의 32종류의 피선택 에지와 2종류의 기준 에지를 기준으로 하여 64종류 펄스폭의 PWM 파형을 다음과 같은 식으로 생성한다. 최하위 비트(S0)가 0일 때에는 NAND 게이트의 출력(A')의 하강을 기준으로 하고, S0＝1일 때는 링 발진기의 최종단의 인버터의 출력(A)의 상승을 기준으로 한다. 이 중 4 비트, S1에서부터 S4 비트에 의해서 정해지는 정수와 단번호를 대응시킨다. 예컨대 (S4,S3 S2,S1)＝(0,0,1,1)＝3일 때는 단번호 3을 선택한다.
상승과 하강 중, 최상위 비트(S5)가 0이면 위상 순서가 31 이하, 1이면 32 이상이 되는 쪽을 선택한다. 예컨대 S0＝0, 단번호 3에 있어서, S5＝1인 경우에는 하강 쪽인 위상 순서 39(도 19 중)를 선택한다. 그리고, 기준 에지와 동시에 상승하고, 피선택 에지와 동시에 하강하는 PWM 파형을 생성한다. 그러면, 생성된 PWM 파형의 펄스폭은 S0에서부터 S5에 의해서 정해지는 정수(N)에 의존하여, N이 클수록 펄스폭도 커진다.
도 21, 도 22는 기준 신호 및 피선택 신호로부터 PWM 파형을 생성하는 예를 나타내는 타이밍도이다. 도 21은 S0＝1인 경우이다. 도 21a∼도 21d는 순차로 (S1,S5)＝(0,0)(0,1)(1,0)(1,1)인 경우이다.
도 21은 S0＝1인 경우이고, 기준 에지로서는 A의 상승이 선택된다. 도 21a, b는 S1＝0인 경우이기 때문에, 단번호가 홀수이고, 피선택 신호(B)는 기준 신호(A)에 비해서 위상차가 반주기 이상이다.
S5가 0이라면 B의 하강, 1이라면 상승을 선택하면 생성되는 PWM 파형이 각각 반주기 이내, 반주기 이상이 된다. c, d의 경우에는 위상차가 반주기 이하인 것 이외에는 a, b의 경우와 같다.
한편, 도 22는 S0＝0인 경우이고, 기준 신호로서 A'의 하강이 선택된다. 도 22a∼도 22d는 (S1,S5)＝(0,0)(0,1)(1,0)(1,1)인 경우이다. 기준 에지로서, A'의 하강을 이용하는 것 이외에는 도 21의 경우와 같다.
도 21a∼도 21d의 파형을 논리표로 나타내면 도 23과 같이 된다. 도 23의 (ⅰ)이 도 21a에, (ⅱ)가 도 21b에, (ⅲ)이 도 21c에, (ⅳ)가 도 21d에 각각 대응한다. 디지털 신호의 최하위 비트(S0)가 '0'이고, 비트(S1,S5)가 (0,0)인 경우에는 위상차순이 '1,5,9,…,29'번째의 에지에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A,B)과 PWM 신호 OUT과의 관계는 상기의 수학식 2의 논리식으로 나타내어진다.
또한, 디지털 신호의 최하위 비트(S0)가 '1'이고, 비트(S1,S5)가 (0,1)인 경우에는 위상차순이 '33,37,41,…,61'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A,B)과 PWM 신호 OUT과의 관계는 상기의 수학식 3의 논리식으로 나타내어진다.
또한, 디지털 신호의 최하위 비트(S0)가 '1'이고, 비트(S1,S5)가 (1,0)인 경우에는 위상차순이 '3,7,11,…,31'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A,B)과 PWM 신호 OUT과의 관계는 상기의 수학식 4의 논리식으로 나타내어진다.
또한, 디지털 신호의 최하위 비트(S0)가 '1'이고, 비트(S1,S5)가 (1,1)인 경우에는 위상차순이 '35,39,43,…,63'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A,B)과 PWM 신호 OUT과의 관계는 상기의 수학식 5의 논리식으로 나타내어진다.
마찬가지로, 도 22a∼도 22d의 파형을 논리표로 나타내면 도 24와 같이 된다. 도 24의 (ⅰ)이 도 22a에, (ⅱ)가 도 22b에, (ⅲ)이 도 22c에, (ⅳ)가 도 22d에 각각 대응한다. 디지털 신호의 최하위 비트(S0)가 '0'이고, 비트(S1,S5)가 (0,0)인 경우에는 위상 순서가 '0,4,8,…,28'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A',B)과 PWM 신호 OUT과의 관계는 이하의 수학식 7의 논리식으로 나타내어진다.
OUT＝/A'·B
또한, 디지털 신호의 최하위 비트(S0)가 '0'이고, 비트(S1,S5)가 (0,1)인 경우에는 위상차순이 '32, 36, 40, …, 60'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A',B)과 PWM 신호 OUT과의 관계는 다음의 수학식 8의 논리식으로 나타내어진다.
OUT＝/A'＋/B
또한, 디지털 신호의 최하위 비트(S0)가 '0'이고, 비트(S1,S5)가 (1,0)인 경우에는 위상차순이 '2,6,10,…,30'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A',B)과 PWM 신호 OUT과의 관계는 다음의 수학식 9의 논리식으로 나타내어진다.
OUT＝/A'·/B
또한, 디지털 신호의 최하위 비트(S0)가 '0'이고, 비트(S1,S5)가 (1,1)인 경우에는 위상차순이 '34,38,42,…,62'번째의 신호에 기초하여 PWM 신호가 생성된다. 이 경우, 출력(A',B)과 PWM 신호 OUT과의 관계는 다음의 수학식 10의 논리식으로 나타내어진다.
OUT＝/A'＋B
도 23, 도 24의 논리도를 재배열하여 정리하면, 도 25와 같이 된다. 디지털 신호의 비트(S0)가 '0'인 경우에는 비트(S1)와 멀티플렉서(2b)의 출력(B)의 논리에 따라서, 비트(S5)나 NAND 게이트(G1)의 출력(A')의 반전 신호의 어느 하나를 선택함으로써 PWM 신호가 생성된다. 또한, 비트(S0)가 '1'인 경우에는 비트(S1)와 출력(B)의 논리에 따라서, 비트(S5)나 링 발진기(1b)의 출력(A)의 어느 하나를 선택함으로써 PWM 신호가 생성된다.
도 25에 기초하여 회로를 짜면, 도 16과 같이 된다. 도 16의 멀티플렉서(2b)는 디지털 신호의 비트(S1∼S4)의 논리에 따라서, 링 발진기(1b) 내의 각 단의 인버터(IV1)의 입력 신호의 어느 하나를 선택한다. ExOR 게이트(21)는 멀티플렉서(2b)의 출력과 디지털 신호의 비트(S1)와의 배타적 논리합을 연산한다. 멀티플렉서(22a)는 디지털 신호의 비트(S0)와 ExOR 게이트(21)의 출력과의 논리에 따라서, 비트(S5), NAND 게이트(G1)의 출력(A') 및 링 발진기(1b)의 출력(A) 중에서 어느 하나를 선택하여 PWM 신호를 생성한다.
도 26은 도 16에 나타내는 제5 실시 형태의 펄스폭 변조 파형 회로의 타이밍도이다. 이하, 도 26의 타이밍도에 근거하여 도 16의 회로의 동작을 설명한다.
도 16의 회로에서는 링 발진기(1b) 내의 각 인버터(IV1)의 신호 전파 지연 시간이 NAND 게이트(G1)의 신호 전파 지연 시간의 2배가 되도록 설계하고 있다. 신호 전파 지연 시간은 트랜지스터의 채널 길이, 채널 폭, 배선 길이 등에 의해서 조정 가능하다.
링 발진기(1b)는 듀티비가 0.5이고, 주기가 TR인 직사각형파를 발생한다. 링 발진기(1b)는 16단의 인버터(IV1)와 1단의 NAND 게이트(G1)로 구성되기 때문에, 그 주기(TR)는 수학식 11로 나타내어진다.
TR＝(16×2d＋d)×2＝66d
여기서, d는 NAND 게이트(G1)의 신호 전파 지연 시간, 2d는 링 발진기(1b) 내의 각 인버터(IV1)의 신호 전파 지연 시간이다. 링 발진기(1b)의 초단의 인버터(IV1)의 입력 신호(A')의 반전 신호(/A')는 링 발진기(1b)의 최종단의 출력(A)으로부터 d만큼 늦고, 멀티플렉서(2b)의 출력(B)은 신호(/A')에서부터 S'·2만큼 늦는다. 또한, S'는 멀티플렉서(2b)의 디지털 신호(S1∼S4)의 값이며, 수학식 12로 나타내어진다.
S'＝S1＋S2×2＋S3×22＋S4×23
또한, 모든 디지털 신호(S0∼S5)의 값(N)은 수학식 13으로 나타내어진다.
N＝S0＋S1×2＋S2×22＋S3×23＋S4×24＋S5×25
도 16의 EXOR(21)의 출력(X)은 링 발진기(1b)의 최종단의 출력(A)보다도 항상 반주기 이상 늦다. 멀티플렉서(2b)로부터 출력되는 PWM 신호(Q)의 펄스폭(TH)은 수학식 11∼수학식 13으로부터, 수학식 14와 같이 된다.
TH＝S0·d＋S'·2d＋S5·T/2
＝(S0＋S1×2＋S2×4＋S3×8＋S4×16＋S5×32)×d
N×d for N≤31
＝
(N＋1)×d for N≥32
또한, 수학식 13 및 수학식 14에 의해 듀티비는 수학식 15와 같이 된다.
D＝TH/TR
N/66 for N≤31
＝
(N＋1)/66 for N≥32
이와 같이 제5 실시 형태에서는 인버터(IV1)를 16단 종속 접속하여 링 발진기(1b)를 구성하고, 최종단의 인버터(IV1)의 출력을 인버터(IV1)의 신호 전파 지연 시간의 반의 지연 시간을 갖는 NAND 게이트(G1)를 매개로 초단의 인버터(IV1)에 입력하도록 하였기 때문에, 링 발진기(1b)의 출력을 기준으로 함으로써 32종류의 PWM 신호를 생성할 수 있고, 또한, NAND 게이트(G1)의 출력을 기준으로 함으로써 32종류의 PWM 신호를 생성할 수 있으며, 아울러 64종류의 PWM 신호를 생성할 수 있다. 따라서, 제1 실시 형태보다도 회로 규모를 더욱 축소할 수 있고, 소비 전력도 한층 절감시킬 수 있다.
(다른 실시 형태)
상술한 각 실시 형태에서는 링 발진기의 최종단의 출력(A)의 신호 전파 지연 시간과, 멀티플렉서의 출력(B)의 신호 전파 지연 시간이 같다고 가정하고 있다. 그런데, 멀티플렉서는 복수단의 게이트로 구성되기 때문에, 출력(B)의 신호 전파 지연 시간 쪽이 출력(A)의 신호 전파 지연 시간 보다 커질 것이 예상된다.
링 발진기의 발진 주파수가 낮은 경우에는 지연 시간에 차가 있더라도 특히 문제는 없지만, 발진 주파수가 높은 경우에는 지연 시간을 조정할 필요가 있다.
도 27은 도 7에 나타낸 제3 실시 형태의 회로에 지연 회로(31)를 추가한 예를 나타내는 블록도이다. 지연 회로(31)에 의해서, 링 발진기(1)의 최종단의 출력(A)을 지연시키고, 출력(A)의 신호 전파 지연 시간과 출력(B)의 신호 전파 지연 시간을 대략 동등하게 할 수 있다. 이로써, 링 발진기(1)의 발진 주파수가 높더라도 오동작의 우려가 없어진다.
또한, 상술한 각 실시 형태에서는 멀티플렉서(2)의 인접하는 입력 단자 사이에 인버터를 1개씩 접속한 예를 나타내고 있는데, 도 28에 나타낸 것과 같이, 인접하는 입력 단자 사이에 3개 이상의 홀수개의 인버터를 접속하여도 좋다. 이것은 각 반전 수단의 각 출력 신호가 무디어짐으로써, 멀티플렉서에서의 소비 전력이 증대하는 것을 방지하기 위함이다. 이러한 수법을 종래 기술의 회로에 응용하는 경우, 각 버퍼는 예컨대, 6단의 인버터로 구성되기 때문에, 역시 본 발명은 회로 규모가 작게 된다고 생각한다. 또한, 입력 단자 사이에 몇 개의 인버터를 접속할지는 제조 공정이나 발진 주파수 등에 따라 정하면 된다.
또한, 상술한 각 실시 형태에서는 인버터(IV1)를 32단 종속 접속하는 경우와 16단 종속 접속하는 경우에 대해서 설명했지만, 인버터(IV1)의 단수에는 특히 제한은 없다. 예컨대, 인버터(IV1)를 8단 종속 접속한 링 발진기(1)를 이용하여, 64종류의 PWM 신호를 생성하여도 좋다.
또한, 본 발명의 회로는 도 14나 도 25의 논리를 실현할 수 있는 회로라면, 도 10이나 도 26 이외의 회로로 구성하여도 좋다.
더욱이, 링 발진기를 설치하는 대신에, 도 29와 같이 종속 접속된 복수의 인버터로 이루어지는 인버터 지연 회로의 초단의 인버터에, 외부로부터 클록 신호를 입력하여도 좋다. 도 29의 회로에서는 초단의 인버터에 입력되는 클록 신호와, 최종단의 인버터로부터 출력되는 클록 신호가 대략 반주기만큼만 위상이 어긋나도록 인버터의 단수나 각 인버터의 지연 시간이 조정된다.
본 발명에 따르면, 복수의 인버터를 종속 접속하여 발진 신호 출력 수단을 구성하고, 발진 신호 출력 수단 내의 각 인버터의 출력에 기초하여 펄스폭 변조 신호를 생성하기 때문에, 회로 규모를 작게 할 수 있고, 소비 전력도 절감시킬 수 있다.
또한, 링 발진기 내의 홀수단째의 인버터의 출력을 링 발진기의 출력에 대해서 반주기 이상 위상이 지연된 신호로 간주함으로써, 홀수단째의 인버터의 출력을 반전시킬 필요가 없으므로, 회로 규모를 더욱 작게 할 수 있다.
또한, 링 발진기 내의 인버터의 접속 단수의 2배 또는 4배의 종류로 이루어지는 펄스폭 변조 신호 중 어느 하나를 생성할 수 있는 펄스 생성 수단을 설치함으로써, 링 발진기의 구성을 간략화할 수 있고, 회로 규모를 작게 할 수 있는 동시에, 소비 전력도 절감시킬 수 있다.

Claims (22)

  1. n(n은 2 이상의 정수) 비트의 디지털 신호에 따라서 각각 상이한 펄스폭을 갖는 2n종류의 펄스폭 변조 신호를 발생하는 펄스폭 변조 파형 발생 회로에 있어서,
    직렬 접속된 m(m은 2 이상의 정수)개의 제1 인버터 수단을 가지며, 이들 제1 인버터 수단으로부터 각각 위상이 상이한 발진 신호를 출력하는 발진 신호 출력 수단과;
    상기 n 비트의 디지털 신호의 적어도 일부의 비트에 기초하여 상기 직렬 접속된 m개의 제1 인버터 수단의 각각의 출력 신호에 따른 신호 중 어느 하나를 선택하는 선택 수단과;
    상기 선택 수단에 의해 선택된 신호에 따른 펄스폭을 갖는 상기 펄스폭 변조 신호를 생성하는 펄스 생성 수단을 포함하는 것을 특징으로 하는 펄스폭 변조 파형 발생 회로.
  2. 제1항에 있어서, 상기 발진 신호 출력 수단의 상기 제1 인버터 수단은 홀수단의 인버터이며, 상기 선택 수단은 상기 n 비트의 디지털 신호 중 k=1og2m 비트의 논리에 기초하여 상기 직렬 접속된 m개의 제1 인버터 수단의 각각의 출력 신호에 따른 신호 중 어느 하나를 선택하는 멀티플렉서를 포함하는 것인 펄스폭 변조 파형 발생 회로.
  3. 제2항에 있어서, 상기 발진 신호 출력 수단은 상기 직렬 접속된 m개의 제1 인버터 수단 중 최종단의 제1 인버터 수단의 출력 신호를 초단의 제1 인버터 수단의 입력측으로 귀환시키는 링 발진기인 것인 펄스폭 변조 파형 발생 회로.
  4. 제3항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 논리에 기초하여 상기 링 발진기 내의 상기 제1 인버터 수단의 접속 단수와 동수의 종류로 이루어지는 상기 펄스폭 변조 신호 중 어느 하나를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  5. 제4항에 있어서, 상기 링 발진기는 상기 제1 인버터 수단의 홀수단의 출력 신호에 각각 접속된 복수의 제2 인버터를 포함하며, 상기 선택 수단은 상기 링 발진기 내의 짝수단째의 상기 제1 인버터 수단의 각 출력 신호와 상기 복수의 제2 인버터의 각 출력 신호 중 어느 하나를 선택하는 것인 펄스폭 변조 파형 발생 회로.
  6. 제4항에 있어서, 상기 펄스 생성 수단은, 상기 링 발진기의 출력의 상승 에지와 하강 에지를 검출하여 에지 검출 펄스를 출력하는 제1 에지 검출 회로와,
    상기 선택 수단의 출력의 상승 에지와 하강 에지를 검출하여 에지 검출 펄스를 출력하는 제2 에지 검출 회로와,
    상기 제1 에지 검출 회로로부터 에지 검출 펄스가 출력된 시점에서 세트 상태가 되고 상기 제2 에지 검출 회로로부터 에지 검출 펄스가 출력된 시점에서 리세트 상태가 되는 세트/리세트 회로를 포함하고,
    상기 세트/리세트 회로로부터 상기 펄스폭 변조 신호를 출력하는 것인 펄스폭 변조 파형 발생 회로.
  7. 제4항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 최하위 비트의 논리에 기초하여 상기 선택 수단의 출력을 반전할지의 여부를 설정하는 반전·비반전 설정 회로를 포함하고, 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 타이밍과 상기 반전·비반전 설정 회로의 출력 타이밍에 따른 펄스폭을 갖는 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  8. 제7항에 있어서, 상기 펄스 생성 수단은 상기 선택 수단이 상기 링 발진기 내의 홀수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전하여 상기 펄스폭 변조 신호를 생성하고, 상기 선택 수단이 상기 링 발진기 내의 짝수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전시키지 않고 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  9. 제4항에 있어서, 상기 선택 수단은 상기 디지털 신호의 최상위 비트의 논리에 기초하여 상기 링 발진기 내의 짝수단째나 홀수단째의 어느 한쪽의 상기 제1 인버터 수단의 출력 신호를 선택하고, 상기 선택한 인버터 수단의 출력 신호 중에서 상기 디지털 신호의 최상위 비트 이외의 논리에 기초하여 특정 인버터 수단의 출력 신호를 선택하는 것인 펄스폭 변조 파형 발생 회로.
  10. 제9항에 있어서, 상기 선택 수단은 상기 디지털 신호의 최상위 비트가 '1'인 경우에는 상기 링 발진기의 출력에 대해서 반주기 이상 신호가 지연되고 있다고 판단하여, 짝수단째의 상기 제1 인버터 수단의 출력 신호를 선택하는 것인 펄스폭 변조 파형 발생 회로.
  11. 제3항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 논리에 기초하여 상기 링 발진기 내의 상기 제1 인버터 수단의 접속 단수와 2배의 종류로 이루어지는 상기 펄스폭 변조 신호 중 어느 하나를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  12. 제11항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 최하위 비트의 논리에 기초하여 상기 선택 수단의 출력을 반전할지의 여부를 설정하는 반전·비반전 설정 회로를 포함하고, 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 타이밍과 상기 반전·비반전 설정 회로의 출력 타이밍에 따른 펄스폭을 갖는 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  13. 제12항에 있어서, 상기 펄스 생성 수단은 상기 선택 수단이 상기 링 발진기 내의 홀수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전하여 상기 펄스폭 변조 신호를 생성하고, 상기 선택 수단이 상기 링 발진기 내의 짝수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전시키지 않고 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  14. 제11항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 최하위 비트가 '0'인 경우에는 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 신호와 홀수단째의 상기 제1 인버터 수단의 입력 신호에 기초하여 상기 펄스폭 변조 신호를 생성하고, 상기 디지털 신호의 최하위 비트가 '1'인 경우에는 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 신호와 짝수단째의 상기 제1 인버터 수단의 입력 신호에 기초하여 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  15. 제14항에 있어서, 상기 선택 수단은 상기 디지털 신호의 최상위 비트의 논리에 기초하여 상기 링 발진기 내의 어느 하나의 상기 제1 인버터 수단의 입력 신호를 선택하고,
    상기 펄스 생성 수단은 상기 선택 수단의 출력과 상기 디지털 신호의 최하위 비트의 논리에 기초하여 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 신호와 상기 디지털 신호의 최상위 비트 중 어느 하나를 선택하여 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  16. 제3항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 논리에 기초하여 상기 링 발진기 내의 상기 제1 인버터 수단의 접속 단수와 4배의 종류로 이루어지는 상기 펄스폭 변조 신호 중 어느 하나를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  17. 제16항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 최하위 비트의 논리에 기초하여 상기 선택 수단의 출력을 반전할지의 여부를 설정하는 반전·비반전 설정 회로를 포함하고, 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 타이밍과 상기 반전·비반전 설정 회로의 출력 타이밍에 따른 펄스폭을 갖는 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  18. 제17항에 있어서, 상기 펄스 생성 수단은 상기 선택 수단이 상기 링 발진기 내의 홀수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전하여 상기 펄스폭 변조 신호를 생성하고, 상기 선택 수단이 상기 링 발진기 내의 짝수단째의 상기 제1 인버터 수단의 출력 신호를 선택한 경우에는 상기 반전·비반전 설정 회로에서 상기 선택 수단의 출력을 반전시키지 않고 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  19. 제16항에 있어서, 상기 링 발진기는 최종단의 상기 제1 인버터 수단의 출력 신호를 반전하여 초단의 상기 제1 인버터 수단에 입력하는 논리 반전 수단을 포함고, 상기 논리 반전 수단의 신호 전파 시간을 상기 복수의 제1 인버터 수단의 1단당 신호 전파 시간의 약 반으로 설정하는 것인 펄스폭 변조 파형 발생 회로.
  20. 제19항에 있어서, 상기 선택 수단은 상기 디지털 신호의 최상위 비트 및 최하위 비트 이외의 논리에 기초하여 상기 링 발진기의 어느 하나의 상기 제1 인버터 수단의 입력 신호를 선택하고,
    상기 펄스 생성 수단은 상기 선택 수단의 출력과 상기 디지털 신호의 최하위 비트와 그 다음 비트의 논리에 기초하여 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 신호, 상기 논리 반전 수단의 출력 및 상기 디지털 신호의 최상위 비트 중 어느 하나를 선택하여 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 발생 회로.
  21. 제19항에 있어서, 상기 펄스 생성 수단은 상기 디지털 신호의 최하위 비트가 '0'인 경우에는 상기 디지털 신호의 최하위 비트의 다음 비트, 상기 선택 수단의 출력, 상기 디지털 신호의 최상위 비트 및 상기 논리 반전 수단의 출력에 기초하여 상기 펄스폭 변조 신호를 생성하고, 상기 디지털 신호의 최하위 비트가 '1'인 경우에는 상기 디지털 신호의 최하위 비트의 다음 비트, 상기 선택 수단의 출력, 상기 디지털 신호의 최상위 비트 및 상기 링 발진기 내의 최종단의 상기 제1 인버터 수단의 출력 신호에 기초하여 상기 펄스폭 변조 신호를 생성하는 것인 펄스폭 변조 파형 생성 회로.
  22. 제2항에 있어서, 상기 직렬 접속된 m개의 제1 인버터 수단 중 초단의 상기 제1 인버터 수단에 대해서 외부로부터 발진 신호를 입력하고, 초단의 상기 제1 인버터 수단에 입력되는 발진 신호와, 최종단의 상기 제1 인버터 수단으로부터 출력되는 발진 신호와의 위상차가 대략 180°가 되도록 상기 m의 값과 상기 제1 인버터 수단의 신호 전파 시간을 설정하는 것인 펄스폭 변조 파형 발생 회로.
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