KR20150005365A - 주기신호생성회로 - Google Patents

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Abstract

주기신호생성회로는 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부; 및 상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디와 소스 사이에 저항소자가 연결된 MOS 트랜지스터를 적어도 하나 포함한다.

Description

주기신호생성회로{PRIOD SIGNAL GENERATION CIRCUIT}
본 발명은 주기신호생성회로에 관한 것이다.
최근 집적회로의 고속동작을 위해 트랜지스터의 문턱전압을 낮게 설정함에 따라 누설전류가 크게 증가하고 있다. 따라서, 고속동작하는 집적회로에서는 SOI(Silicon-On-Insulator) 공정을 적용하여 누설전류를 감소시키고 있다. SOI 공정이 적용되면 트랜지스터의 채널 영역을 웨이퍼 하부층과 전기적으로 절연시키기 때문에 트랜지스터의 바디가 플로팅된다. 그 결과 트랜지스터는 기생용량이 거의 없기 때문에 기판으로 흐르는 누설전류가 없어 고속동작에 적합하다. 하지만 SOI 공정의 경우 집적화가 어렵고 고비용때문에 상용화가 어렵다. 또한, 트랜지스터의 바디단자에 역바이어스(reverse bias)를 인가하여 문턱전압을 상승시켜 누설전류를 감소시킬 수 있지만, 트랜지스터의 스위칭 속도가 느려지므로, 고속동작에 사용되기에는 한계가 있다.
한편, 집적회로는 다양한 내부동작을 수행하기 위해 내부적으로 주기신호가 필요하다. 반도체장치에서 주기신호는 오실레이터 등의 주기신호생성회로에서 생성되어, 리프레쉬 동작 및 내부전압 펌핑 동작 등을 제어하기 위해 사용된다. 주기신호생성회로의 경우 다수의 트랜지스터를 포함하므로, 고속동작에서 누설전류가 문제된다.
본 발명은 누설전류를 감소시킬 수 있는 주기신호생성회로를 제공한다.
이를 위해 본 발명은 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부; 및 상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디와 소스 사이에 저항소자가 연결된 MOS 트랜지스터를 적어도 하나 포함하는 주기신호생성회로를 제공한다.
또한, 본 발명은 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부; 상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부; 및 제1 전원전압에 연결된 제1 저항소자를 포함하는 제1 저항부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디가 상기 제1 저항소자에 연결된 MOS 트랜지스터를 포함하는 주기신호생성회로를 제공한다.
또한, 본 발명은 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부; 상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부; 및 제1 접지전압에 연결된 제1 저항소자를 포함하는 저항부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디가 상기 제1 저항소자에 연결된 MOS 트랜지스터를 포함하는 주기신호생성회로를 제공한다.
본 발명에 의하면 트랜지스터의 바디에 저항을 연결함으로써 기생용량을 줄임으로써 누설전류를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 트랜지스터의 바디에 저항을 연결함으로써, 트랜지스터의 바디가 고유 저항값을 갖게 되므로, 트랜지스터의 바디가 프로팅(floating)되면서 발생되는 래치업(latch-up)을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 주기신호생성회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 다른 실시예에 따른 주기신호생성회로의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1을 참고하면 본 발명의 일 실시예에 따른 주기신호생성회로는 버퍼소자(11) 및 버퍼부(12)로 구성된다. 버퍼소자(11)는 개시신호(STR)에 응답하여 주기신호(OSC)를 반전 버퍼링하여 버퍼신호(BUF)를 생성한다. 개시신호(STR)는 주기신호생성회로의 동작을 활성화하기 위해 로직하이레벨로 입력되는 신호로서, 외부에서 입력되거나 내부에서 생성될 수 있다. 버퍼부(12)는 제1 버퍼부(121), 제2 버퍼부(122), 제3 버퍼부(123) 및 제4 버퍼부(124)로 구성된다.
제1 버퍼부(121)는 버퍼신호(BUF)에 응답하여 노드(nd11)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P11)와, 버퍼신호(BUF)에 응답하여 노드(nd11)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N11)로 구성된다. PMOS 트랜지스터(P11)의 바디와 전원전압(VDD) 사이에는 저항소자(R121)가 연결된다. NMOS 트랜지스터(N11)의 바디와 접지전압(VSS) 사이에는 저항소자(R122)가 연결된다. 제2 버퍼부(122)는 제1 버퍼부(121)의 출력신호에 응답하여 노드(nd12)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P12)와, 제1 버퍼부(121)의 출력신호에 응답하여 노드(nd12)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N12)로 구성된다. PMOS 트랜지스터(P12)의 바디와 전원전압(VDD) 사이에는 저항소자(R123)가 연결된다. NMOS 트랜지스터(N12)의 바디와 접지전압(VSS) 사이에는 저항소자(R122)가 연결된다. 제3 버퍼부(123)는 제2 버퍼부(122)의 출력신호에 응답하여 노드(nd13)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P13)와, 제2 버퍼부(122)의 출력신호에 응답하여 노드(nd13)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N13)로 구성된다. PMOS 트랜지스터(P13)의 바디와 전원전압(VDD) 사이에는 저항소자(R125)가 연결된다. NMOS 트랜지스터(N13)의 바디와 접지전압(VSS) 사이에는 저항소자(R126)가 연결된다. 제4 버퍼부(124)는 제3 버퍼부(123)의 출력신호에 응답하여 주기신호(OSC)가 출력되는 노드(nd14)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P14)와, 제3 버퍼부(123)의 출력신호에 응답하여 노드(nd14)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N14)로 구성된다. PMOS 트랜지스터(P14)의 바디와 전원전압(VDD) 사이에는 저항소자(R127)가 연결된다. NMOS 트랜지스터(N14)의 바디와 접지전압(VSS) 사이에는 저항소자(R128)가 연결된다.
이상 살펴본 바와 같이 구성된 주기신호생성회로는 개시신호(STR)가 로직하이레벨로 인에이블되는 경우 기설정된 주기를 갖는 주기신호(OSC)를 생성한다. 주기신호생성회로의 버퍼부(12)에 포함된 PMOS 트랜지스터들(P11~P14)의 바디와 전원전압(VDD) 사이에는 저항소자들(R121, R123, R125, R127)이 연결된다. 또한, 주기신호생성회로의 버퍼부(12)에 포함된 NMOS 트랜지스터들(N11~N14)의 바디와 접지전압(VSS) 사이에는 저항소자들(R122, R124, R126, R128)이 연결된다. PMOS 트랜지스터들(P11~P14) 및 NMOS 트랜지스터들(N11~N14)의 바디에 저항이 연결됨으로써 바디에서 바라보는 기생용량이 줄어들어 누설전류가 감소된다. 저항소자들(R121~R128)이 각각 고유의 저항값을 갖게 되므로, PMOS 트랜지스터들(P11~P14) 및 NMOS 트랜지스터들(N11~N14)의 바디가 플로팅되어 발생되는 래치업(latch-up)을 방지할 수 있다.
도 2를 참고하면 본 발명의 다른 실시예에 따른 주기신호생성회로는 버퍼소자(21), 제1 저항부(22), 제2 저항부(23), 제1 버퍼부(24), 제2 버퍼부(25), 제3 버퍼부(26) 및 제4 버퍼부(27)로 구성된다. 버퍼소자(21)는 개시신호(STR)에 응답하여 주기신호(OSC)를 버퍼링하여 버퍼신호(BUF)를 생성한다. 개시신호(STR)는 주기신호생성회로의 동작을 활성화하기 위해 로직하이레벨로 입력되는 신호로서, 외부에서 입력되거나 내부에서 생성될 수 있다. 제1 저항부(22)는 제1 전원전압(VDD1)에 연결된 저항소자(R21)와, 제2 전원전압(VDD2)에 연결된 저항소자(R22)를 포함한다. 제1 전원전압(VDD1) 및 제2 전원전압(VDD2)은 실시예에 따라 동일한 레벨을 갖거나 다른 레벨을 갖도록 설정될 수 있다. 저항소자(R21) 및 저항소자(R22)는 실시예에 따라 동일한 저항값을 갖거나 다른 저항값을 갖도록 설정될 수 있다. 제2 저항부(23)는 제1 접지전압(VSS1)에 연결된 저항소자(R23)와, 제2 접지전압(VSS2)에 연결된 저항소자(R24)를 포함한다. 제1 접지전압(VSS1) 및 제2 접지전압(VSS2)은 실시예에 따라 동일한 레벨을 갖거나 다른 레벨을 갖도록 설정될 수 있다. 저항소자(R23) 및 저항소자(R24)는 실시예에 따라 동일한 저항값을 갖거나 다른 저항값을 갖도록 설정될 수 있다.
제1 버퍼부(24)는 버퍼신호(BUF)에 응답하여 노드(nd21)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P21)와, 버퍼신호(BUF)에 응답하여 노드(nd21)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N21)로 구성된다. PMOS 트랜지스터(P21)의 바디는 저항소자(R21)에 연결된다. NMOS 트랜지스터(N21)의 바디는 저항소자(R23)에 연결된다. 제2 버퍼부(25)는 제1 버퍼부(24)의 출력신호에 응답하여 노드(nd22)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P22)와, 제1 버퍼부(24)의 출력신호에 응답하여 노드(nd22)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N22)로 구성된다. PMOS 트랜지스터(P22)의 바디는 저항소자(R22)에 연결된다. NMOS 트랜지스터(N22)의 바디는 저항소자(R24)에 연결된다. 제3 버퍼부(26)는 제2 버퍼부(25)의 출력신호에 응답하여 노드(nd23)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P23)와, 제2 버퍼부(25)의 출력신호에 응답하여 노드(nd23)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N23)로 구성된다. PMOS 트랜지스터(P23)의 바디는 저항소자(R21)에 연결된다. NMOS 트랜지스터(N23)의 바디는 저항소자(R23)에 연결된다. 제4 버퍼부(27)는 제3 버퍼부(26)의 출력신호에 응답하여 노드(nd24)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P24)와, 제3 버퍼부(26)의 출력신호에 응답하여 노드(nd24)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N24)로 구성된다. PMOS 트랜지스터(P24)의 바디는 저항소자(R22)에 연결된다. NMOS 트랜지스터(N24)의 바디는 저항소자(R24)에 연결된다.
이상 살펴본 바와 같이 구성된 주기신호생성회로는 개시신호(STR)가 로직하이레벨로 인에이블되는 경우 기설정된 주기를 갖는 주기신호(OSC)를 생성한다. 주기신호생성회로에 포함된 PMOS 트랜지스터들(P21~P24)의 바디와 제1 전원전압(VDD1) 및 제2 전원전압(VDD2) 사이에는 저항소자들(R21, R22)이 연결된다. 또한, 주기신호생성회로에 포함된 NMOS 트랜지스터들(N21~N24)의 바디와 제1 접지전압(VSS1) 및 제2 접지전압(VSS2) 사이에는 저항소자들(R23, R24)이 연결된다. PMOS 트랜지스터들(P21~P24) 및 NMOS 트랜지스터들(N21~N24)의 바디에 저항이 연결됨으로써 바디에서 바라보는 기생용량이 줄어들어 누설전류가 감소된다. 저항소자들(R21~R24)이 각각 고유의 저항값을 갖게 되므로, MOS 트랜지스터들(P21~P24) 및 NMOS 트랜지스터들(N21~N24)의 바디가 플로팅되어 발생되는 래치업(latch-up)을 방지할 수 있다. 또한, 본 실시예에 따른 주기신호생성회로는 도 1에 도시된 주기신호생성회로와 달리 저항소자들(R21~R24)을 공유하여 사용한다. 따라서, 레이아웃 면적을 감소시킬 수 있다.
**도 1-일 실시예**
11: 버퍼소자(11) 및 12: 버퍼부
121: 제1 버퍼부 122: 제2 버퍼부
123: 제3 버퍼부 124: 제4 버퍼부
**도 2-다른 실시예**
21: 버퍼소자 22: 제1 저항부
23: 제2 저항부 24: 제1 버퍼부
25: 제2 버퍼부 26: 제3 버퍼부
27: 제4 버퍼부

Claims (20)

  1. 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부; 및
    상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디와 소스 사이에 저항소자가 연결된 MOS 트랜지스터를 적어도 하나 포함하는 주기신호생성회로.
  2. 제 1 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀업구동하는 제1 MOS 트랜지스터로 구현된 제1 풀업소자를 포함하되, 상기 제1 MOS 트랜지스터의 바디와 전원전압 사이에 저항소자가 연결된 주기신호생성회로.
  3. 제 2 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀다운구동하는 제2 MOS 트랜지스터로 구현된 제1 풀다운소자를 더 포함하되, 상기 제2 MOS 트랜지스터의 바디와 접지전압 사이에 저항소자가 연결된 주기신호생성회로.
  4. 제 3 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀업구동하는 제3 MOS 트랜지스터로 구현된 제2 풀업소자를 포함하되, 상기 제3 MOS 트랜지스터의 바디와 전원전압 사이에 저항소자가 연결된 주기신호생성회로.
  5. 제 4 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀다운구동하는 제4 MOS 트랜지스터로 구현된 제2 풀다운소자를 더 포함하되, 상기 제4 MOS 트랜지스터의 바디와 접지전압 사이에 저항소자가 연결된 주기신호생성회로.
  6. 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부;
    상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부; 및
    제1 전원전압에 연결된 제1 저항소자를 포함하는 제1 저항부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디가 상기 제1 저항소자에 연결된 MOS 트랜지스터를 포함하는 주기신호생성회로.
  7. 제 6 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀업구동하는 제1 MOS 트랜지스터로 구현된 제1 풀업소자를 포함하되, 상기 제1 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  8. 제 7 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀업구동하는 제2 MOS 트랜지스터로 구현된 제2 풀업소자를 포함하되, 상기 제2 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  9. 제 6 항에 있어서, 상기 제1 저항부는 제2 전원전압에 연결된 제2 저항소자를 더 포함하는 주기신호생성회로.
  10. 제 9 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀업구동하는 제1 MOS 트랜지스터로 구현된 제1 풀업소자를 포함하되, 상기 제1 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  11. 제 10 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀업구동하는 제2 MOS 트랜지스터로 구현된 제2 풀업소자를 포함하되, 상기 제2 MOS 트랜지스터의 바디는 상기 제2 저항소자에 연결된 주기신호생성회로.
  12. 제 6 항에 있어서,
    접지전압에 연결된 제2 저항소자를 포함하는 제2 저항부를 더 포함하는 주기신호생성회로.
  13. 제 12 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀다운구동하는 제1 MOS 트랜지스터로 구현된 제1 풀다운소자를 더 포함하되, 상기 제1 MOS 트랜지스터의 바디는 상기 제2 저항소자에 연결된 주기신호생성회로.
  14. 제 13 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀다운구동하는 제2 MOS 트랜지스터로 구현된 제2 풀다운소자를 더 포함하되, 상기 제2 MOS 트랜지스터의 바디는 상기 제2 저항소자에 연결된 주기신호생성회로.
  15. 버퍼신호를 버퍼링하여 내부노드로 출력하는 제1 버퍼부;
    상기 제1 버퍼부의 출력신호를 버퍼링하여 주기신호를 출력하는 제2 버퍼부; 및
    제1 접지전압에 연결된 제1 저항소자를 포함하는 저항부를 포함하되, 상기 제1 및 제2 버퍼부는 각각 바디가 상기 제1 저항소자에 연결된 MOS 트랜지스터를 포함하는 주기신호생성회로.
  16. 제 15 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀다운구동하는 제1 MOS 트랜지스터로 구현된 제1 풀다운소자를 더 포함하되, 상기 제1 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  17. 제 16 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀다운구동하는 제2 MOS 트랜지스터로 구현된 제2 풀다운소자를 더 포함하되, 상기 제2 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  18. 제 15 항에 있어서, 상기 저항부는 제2 접지전압에 연결된 제2 저항소자를 더 포함하는 주기신호생성회로.
  19. 제 18 항에 있어서, 상기 제1 버퍼부는 상기 버퍼신호에 응답하여 상기 내부노드를 풀다운구동하는 제1 MOS 트랜지스터로 구현된 제1 풀다운소자를 더 포함하되, 상기 제1 MOS 트랜지스터의 바디는 상기 제1 저항소자에 연결된 주기신호생성회로.
  20. 제 19 항에 있어서, 상기 제2 버퍼부는 상기 제1 버퍼부의 출력신호에 응답하여 상기 주기신호를 풀다운구동하는 제2 MOS 트랜지스터로 구현된 제2 풀다운소자를 더 포함하되, 상기 제2 MOS 트랜지스터의 바디는 상기 제2 저항소자에 연결된 주기신호생성회로.
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