TWI502892B - 輸入緩衝器 - Google Patents

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Description

輸入緩衝器
本發明係有關於一種輸入緩衝器，特別是有關於一種低功率消耗的輸入緩衝器。
在現今高階的互補式金氧半(Complementary Metal-Oxide-Semiconductor，CMOS)製程(例如28nm製程)中，與先前的製程(例如40nm製程)比較起來，MOS電晶體的閘極氧化層崩潰電壓(break-down voltage)較低。對於以高階製程來製造的元件而言，MOS電晶體的閘極與源極/汲極之間的電壓差(Vgs或Vgd)需要維持低於1.8伏(V)。高電壓元件無法以高階製程來製造。舉例來說，3.3V元件無法以28nm製程來製造。此外，在高階的積體電路(integrated circuit，IC)中，期望使用較低的供應電壓，例如1V，以節省功率。然而，一些周邊元件或其他積體電路可能仍操作在高電壓下，例如3.3V或2.5V。由周邊元件或其他積體電路所產生的信號可能具有高電壓位準。當設計來以低供應電壓來工作的MOS電晶體接收到這些電壓時，MOS則無法適當的操作，且這些MOS電晶體可能會被高電壓位準所損壞。因此，期望提供一種電路來做為輸入緩衝器，用以在積體電路的內部電路接收這些電壓之前將高電壓為位準轉換為低電壓位準。然而，習知的輸入緩衝電路 卻具有導致漏電流的路徑，這增加了功率消耗，且對於攜帶式裝置而言是格外關鍵的。
因此，期望提供一種輸入緩衝器，當具有高位準的外部信號輸入時，能避免漏電流的發生。
本發明提供一種輸入緩衝器，用以透過輸入端接收輸入信號且在輸出端產生輸出信號。此輸入緩衝器包括輸入電路以及位準移位電路。輸入電路耦接輸入端。輸入電路接收輸入信號以及根據輸入信號來產生緩衝信號。位準移位電路耦接輸入電路以及輸出端。位準移位電路接收第一供應電壓以及緩衝信號，且根據緩衝信號以及第一供應電壓在輸出端上產生輸出信號。輸入信號的第一高位準高於第一供電電壓的電壓位準。當輸入信號處於第一高位準時，輸入電路產生其電壓位準介於輸入信號的第一高位準與第一供電電壓的電壓位準之間的緩衝信號。
本發明另提供一種輸入緩衝器，用以透過輸入端接收輸入信號且在輸出端產生輸出信號。此輸入緩衝器包括第一電晶體以及位準移位電路。第一電晶體具有接收輸入信號的控制電極、接收第一供電電壓的輸入電極、以及輸出緩衝信號的輸出電極。位準移位電路耦接第一電晶體的輸出電極以及輸出端。位準移位電路接收第二供應電壓以及緩衝信號，且根據緩衝信號以及第二供應電壓在輸出端上產生輸出信號。輸入信號的第一高位準高於第一供電電壓的電壓位準以及第二供電電壓的電壓位準。第一供電電壓的電壓位準介於輸入信號的第 一高位準與第二供電電壓的電壓位準之間。
1‧‧‧輸入緩衝器
10‧‧‧輸入電路
11‧‧‧位準移位電路
C10‧‧‧電容器
GND‧‧‧參考電壓
M1…M3‧‧‧電晶體
N10‧‧‧節點
OVDD‧‧‧供應電壓
S10‧‧‧緩衝信號
SIN‧‧‧輸入信號
SOUT‧‧‧輸出信號
TIN‧‧‧輸入端
TOUT‧‧‧輸出端
VDD‧‧‧供應電壓
第1圖表示根據本發明一實施例的輸入緩衝器。
第2圖表示根據本發明另一實施例的輸入緩衝器。
第3圖表示主要信號的波形。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖係表示根據本發明實施例的輸入緩衝器。參閱第1圖，輸入緩衝器1具有輸入端TIN以及輸出端TOUT。輸入緩衝器1可透過輸入端TIN接收輸入信號SIN，且根據輸入信號SIN在輸出端TOUT上產生輸出信號SOUT。輸出信號SOUT可由具有低操作電壓的一積體電路的內部電路所接收。在一實施例中，輸入緩衝器1可合併在積體電路內。輸入信號SIN可處於高位準以及低位準，例如3.3V的高位準以及0V的低位準。在此實施例中，輸入信號SIN可由積體電路的外部電路所產生，且此外部電路可以相異於輸入緩衝器1的製程來製造。輸入緩衝器1包括輸入電路10以及位準移位電路11。輸入電路10耦接輸入端TIN以接收輸入信號SIN。輸入電路10阻擋漏電流，且在節點N10上產生緩衝信號S10。位準移位電路11更接收供應電壓VDD，換句話說，位準移位電路11係由供應電壓VDD來供電。在此實施例中，輸入信號SIN的高位準高於供應電壓VDD的電 壓位準。舉例來說，供應電壓VDD的電壓位準為1V，低於輸入信號SIN的3.3V高位準。位準移位電路11耦接節點N10以接收緩衝信號S10。位準移位電路11對緩衝信號S10執行位準移位操作，以偏移或改變緩衝信號S10的位準，且根據此位準移位操作以及供應電壓VDD而在輸出端STOUT上產生輸出信號SOUT給積體電路的內部電路。在此實施例中，這些內部電路的供應電壓可與供應電壓VDD相同，因此，所接收到的輸出信號SOUT適合內部電路的操作。
在此實施例中，當輸入信號SIN由例如0V的低位準切換為例如3.3V的高位準時，在節點N10上的緩衝信號S10的位準透過耦接在輸入端TIN與節點N10之間的電容器的耦合效應而被拉高。位準移位電路11接著根據具有拉高位準的緩衝信號S10來產生具有低位準的輸出信號SOUT，即輸出信號SOUT與緩衝信號S10互為反向。此外，當輸入信號SIN處於高位準3.3V時，輸入電壓10可產生其電壓位準在輸入信號SIN的高位準3.3V與供應電壓VDD的電壓位準(1V)之間的緩衝信號S10，且不論緩衝信號S10的實際電壓位準為何，位準移位電路11輸出具有低位準的輸出信號SOUT。在一實施例中，當輸入信號SIN處於高位準3.3V時，輸入電路10產生其電壓位準等於在輸入信號SIN的高位準3.3V與供應電壓VDD的電壓位準1V之間的位準1.8V的緩衝信號S10。
當輸入信號SIN由高位準3.3V切換為低位準0V時，在節點N10上的緩衝信號S10的位準透過耦接在輸入端TIN與節點N10之間的電容器的耦合效應而被至低位準。位準移位 電路11接著根據供應電壓VDD以及具有拉低位準的緩衝信號S10來產生具有高位準的輸出信號SOUT。之後，緩衝信號S10維持在低位準且位準移位電路10輸出具有高位準的輸出信號SOUT，直到輸入信號SIN再次由低位準0V切換為高位準3.3。緩衝信號S10為低位準時之實際電壓位準可根據上述電容器的電容值以及輸入信號SIN與緩衝信號S10的高位準來決定。
在一實施例中，上述耦接在輸入端TIN與節點N10之間的電容器可以是形成在輸入電路10的寄生電容。在另一實施例中，上述耦接在輸入端TIN與節點N10之間的電容器可以是一個實體電容元件。
根據第1圖的實施例，輸入緩衝器1具有高電壓容忍度。當輸入信號SIN具有高位準3.3V時，輸入緩衝器1可將輸入信號SIN轉換為具有其高位準為1V的輸出信號SOUT給以高階CMOS製程(例如28nm製程)來製造的後端元件或積體電路。此外，由於耦接在輸入端TIN與輸入電路10的內節點N10之間的電容器的配置，在供應電壓VDD與輸入端TIN之間則沒有直接連通的漏電流路徑。
第2圖係表示輸入電路10以及位準移位電路11的詳細架構。第3圖係表示輸入信號SIN、緩衝信號S10、以及輸出信號SOUT的波形。參閱第2圖，輸入電路10包括金氧半Metal-Oxide-Semiconductor，MOS)電晶體M1。位準移位電路11包括由MOS電晶體M2與M3所組成的反向器。MOS電晶體M1-M3中的每一者具有控制電極、輸入電極、以及輸出電極。在此實施例中，MOS電晶體M1與M3係以NMOS電晶體來實 現，且一個MNOS電晶體的閘極、汲極、以及源極分別作為MOS電晶體M1與M3每一者的控制電極、輸入電極、以及輸出電極。此外，在此實施例中，MOS電晶體M2係以PMOS電晶體來實現，且一個PNOS電晶體的閘極、源極、以及汲極分別作為MOS電晶體M2的控制電極、輸入電極、以及輸出電極。
NMOS電晶體M1的閘極耦接輸入端TIN，其汲極耦接用來對輸入電路10進行供電的供應電壓OVDD，且其源極耦接節點N10。PMOS電晶體M2的閘極耦接節點N10，其源極耦接供電電壓VDD，且其汲極耦接輸出端TOUT。PMOS電晶體M3的閘極耦接節點N10，其汲極耦接輸出端TOUT，且其源極耦接參考電壓GND。在此實施例中，參考電壓GND提供具有位準0V的等效電壓位準。參閱第2圖，輸入電路10更包括電容器C10。電容器C10作為前述耦接於輸入端TIN與節點N10之間的電容器。在一實施例中，電容器C10可以是NMOS電晶體M1的閘-源極寄生電容(Cgs)。在另一實施例中，電容器C10可以是一實體電容器元件。
參閱第2與3圖，當輸入信號SIN由低位準0V切換為高位準3.3V時，NMOS電晶體M1導通，且緩衝信號S10透過導通的NMOS電晶體M1而維持在由供應電壓OVDD所決定的位準上，此外，在節點N10上的緩衝信號S10的位準透過電容器C10耦合效應而被拉高以導通NMOS電晶體M3並關閉PMOS電晶體M2。如此一來，透過導通的NMOS電晶體M3，輸出信號SOUT根據參考電壓GND而處於低位準0V。在此實施例中，供應電壓OVDD的電壓位準介於輸入信號SIN的高位準(例如3.3V)與供 應電壓VDD的電壓位準(例如1V)之間，例如位準1.8V，因此，在此時，緩衝信號S10處於位準1.8V。根據具有位準1.8V的緩衝信號S10，PMOS電晶體M2維持關閉，且NMOS電晶體M3維持導通。因此，輸出信號SOUT可維持在低位準0V。
當輸入信號SIN由高位準3.3V切換為低位準0V時，雖然NMOS電晶體M1關閉，但在節點N10上的緩衝信號S10的位準透過電容器C10的耦合效應而被拉至低位準，以導通PMOS電晶體M2並關閉NMOS電晶體M3。如此一來，透過導通的PMOS電晶體M2，輸出信號SOUT根據供應電壓VDD而處於高位準1V。之後，緩衝信號S10維持在低位準，直到輸入信號SIN再次由低位準0V切換為高位準3.3V。在此實施例中，當輸入信號SIN由高位準3.3V切換為低位準0V時，緩衝信號S10被拉至約為-0.2V的位準，且接著維持在低位準-0.2V直到輸入信號SIN再次由低位準0V切換為高位準3.3V。緩衝信號S10的低位準的實際電壓位準可藉由設計電容器C10的電容值以及供應電壓OVDD來調整。供應電壓OVDD可設計為介於輸入信號SIN的高位準與供應電壓VDD之間的任何值。
根據上述第2圖的實施例，由於在輸入電路10中電容器C10阻止了在供電電壓VDD與輸入端TIN之間的直接連接，因此在供電電壓VDD與輸入端TIN之間不具有漏電流路徑，這可減少功率消耗。
此外，在一實施例中，電晶體M1-M3可以高階CMOS製程(例如28nm製程)來製造。當輸入信號SIN處於高位準3.3V且在節點N10上的緩衝信號S10具有例如1.8V的位準 時，介於NMOS電晶體M1的閘極與汲極之間的電壓差(閘-極極電壓，Vgd)等於1.5V(3.3V-1.8V)，其不大於由28nm製程所規範的預設閘極氧化崩潰電壓1.8V，使得NMOS電晶體M1不會受到具有高位準3.3V的輸入電壓SIN所損壞。此外，根據上述，當輸入信號SIN處於高位準3.3V時，緩衝信號S10處於1.8V的位準。因此，當輸入信號SIN處於高位準3.3V時，在PMOS電晶體M2的閘極與汲極間的的電壓差(閘-極極電壓，Vgd)等於0.8V(1.8V-1V)，且在NMOS電晶體M3的閘極與汲極間的的電壓差(閘-極極電壓，Vgd)等於1.8V(1.8V-0V)。電晶體M2與M3的閘-極極電壓都大於由28nm製程所規範的預設閘極氧化崩潰電壓1.8V，使得電晶體M2與M3不會受到具有高位準3.3V的輸入電壓SIN所損壞。如此一來，本發明所提供的輸入緩衝器1對於輸入信號SIN具有高電壓容忍度。
綜上所述，本發明揭露了一種輸入緩衝器，其防止在高階製程中的漏電流以及閘極氧化層崩潰。藉由避開在供電電壓與輸入端之間的直接連通的漏電流路徑，可消除漏電流且可減少功率消耗。此外，藉由設計供電電壓，在元件中的電壓差可小心地受到控制，且可防止閘極氧化層崩潰。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧輸入緩衝器
10‧‧‧輸入電路
11‧‧‧位準移位電路
N10‧‧‧節點
S10‧‧‧緩衝信號
SIN‧‧‧輸入信號
SOUT‧‧‧輸出信號
TIN‧‧‧輸入端
TOUT‧‧‧輸出端
VDD‧‧‧供應電壓

Claims (16)

  1. 一種輸入緩衝器，用以透過一輸入端接收一輸入信號且在一輸出端產生一輸出信號，包括：一輸入電路，耦接該輸入端，接收該輸入信號以及根據該輸入信號來產生一緩衝信號；以及一位準移位電路，耦接該輸入電路以及該輸出端，接收一第一供應電壓以及該緩衝信號，且根據該緩衝信號以及該第一供應電壓在該輸出端上產生該輸出信號；其中，該輸入信號的一第一高位準高於該第一供電電壓的電壓位準；以及其中，當該輸入信號處於該第一高位準時，該輸入電路產生其電壓位準介於該輸入信號的該第一高位準與該第一供電電壓的電壓位準之間的該緩衝信號。
  2. 如申請專利範圍第1項所述之輸入緩衝器，其中，該輸入電路包括：一電晶體，具有接收該輸入信號的控制電極、接收一第二供電電壓的輸入電極、以及耦接該位準移位電路的輸出電極；其中，該第二供電電壓的電壓位準介於該輸入信號的該第一高位準與該第一供電電壓的電壓位準之間。
  3. 如申請專利範圍第2項所述之輸入緩衝器，其中，當該輸入信號處於該第一高位準時，該輸入電路產生其電壓位準為該第二供電電壓的電壓位準的該緩衝信號。
  4. 如申請專利範圍第1項所述之輸入緩衝器，其中，該位準移 位電路包括：一反向器，當該輸入信號處於一第一低位準時產生具有一第二高位準的該輸出信號，且當該輸入信號處於該第一高位準時產生具有一第二低位準的該輸出信號；其中，該輸出信號的該第二高位準低於該輸入信號的該第一高位準。
  5. 如申請專利範圍第1項所述之輸入緩衝器，其中，該位準移位電路包括：一第一電晶體，具有耦接該輸入電路的控制電極、接收該第一供電電壓的輸入電極、以及耦接該輸出端的輸出電極；以及一第二電晶體，具有耦接該輸入電路的控制電極、耦接該輸出端的輸入電極、以及耦接一參考電壓的輸出電極。
  6. 如申請專利範圍第1項所述之輸入緩衝器，其中，該輸入電路包括：一電容器，耦接於該輸入端與該位準移位電路之間；其中，當該輸入信號由該第一高位準切換為一第一低位準時，該緩衝信號的電壓位準透過該電容器而拉低。
  7. 如申請專利範圍第6項所述之輸入緩衝器，其中，該電容器為該輸入電路的一寄生電容。
  8. 如申請專利範圍第6項所述之輸入緩衝器，其中，該電容器為一實體電容器元件。
  9. 一種輸入緩衝器，用以透過一輸入端接收一輸入信號且在一輸出端產生一輸出信號，包括： 一第一電晶體，具有接收該輸入信號的控制電極、接收一第一供電電壓的輸入電極、以及輸出一緩衝信號的輸出電極；一位準移位電路，耦接該第一電晶體的輸出電極以及該輸出端，接收一第二供應電壓以及該緩衝信號，且根據該緩衝信號以及該第二供應電壓在該輸出端上產生該輸出信號；其中，該輸入信號的一第一高位準高於該第一供電電壓的電壓位準以及該第二供電電壓的電壓位準，且該第一供電電壓的電壓位準介於該輸入信號的該第一高位準與該第二供電電壓的電壓位準之間。
  10. 如申請專利範圍第9項所述之輸入緩衝器，其中，該位準移位電路包括：一反向器，當該輸入信號處於一第一低位準時產生具有一第二高位準的該輸出信號，且當該輸入信號處於該第一高位準時產生具有一第二低位準的該輸出信號；其中，該輸出信號的該第二高位準低於該輸入信號的該第一高位準。
  11. 如申請專利範圍第9項所述之輸入緩衝器，其中，該位準移位電路包括：一第二電晶體，具有耦接該第一電晶體之輸出電極的控制電極、接收該第二供電電壓的輸入電極、以及耦接該輸出端的輸出電極；以及一第三電晶體，具有耦接該第一電晶體之輸出電極的控制 電極、耦接該輸出端的輸入電極、以及耦接一參考電壓的輸出電極。
  12. 如申請專利範圍第11項所述之輸入緩衝器，其中，該第二電晶體為P型電晶體，且該第三電晶體為N型電晶體。
  13. 如申請專利範圍第9項所述之輸入緩衝器，更包括：一電容器，耦接於該輸入端與該位準移位電路之間；其中，當該輸入信號由該第一高位準切換為一第一低位準時，該緩衝信號的電壓位準透過該電容器而拉低。
  14. 如申請專利範圍第13項所述之輸入緩衝器，其中，該電容器為該輸入電路的一寄生電容。
  15. 如申請專利範圍第13項所述之輸入緩衝器，其中，該電容器為一實體電容器元件。
  16. 如申請專利範圍第9項所述之輸入緩衝器，其中，該第一電晶體為N型電晶體。
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