TWI523362B - 適用於積體電路的保護電路與輸入電路 - Google Patents

Description

適用於積體電路的保護電路與輸入電路

本發明是有關於一種保護電路與輸入電路，且特別是有關於一種適用於積體電路(IC: integrated circuit)的保護電路與輸入電路。

積體電路出廠前通常要經過一些測試，例如在閂鎖測試(latch-up test)中，要分別對積體電路的焊墊(pad)施加正電壓、正電流與負電流。其中負電流測試是透過焊墊自積體電路內部的接地端抽取電流，所以此時焊墊的電壓是低於接地電壓的負電壓。

在積體電路中，有些內部電路會受到外來的負電壓影響。如果這樣的內部電路所對應的焊墊進行負電流測試，負電壓就會進入內部電路，擾亂其中的訊號或操作，造成電路功能失常。

本發明提供一種保護電路與輸入電路，以防止負電壓經由焊墊傳入積體電路內部。

本發明的保護電路包括電晶體、電壓選擇器、反相器(inverter)、電阻、以及開關電路。電晶體耦接保護電路的輸入端。電壓選擇器耦接電晶體與保護電路的該輸入端，將保護電路的輸入端的電壓與接地電壓其中較低者輸出至電晶體。反相器耦接電晶體。電阻耦接於電源電壓與反相器之間。開關電路耦接反相器、預設電壓、以及保護電路的輸出端，受反相器控制而連接預設電壓與保護電路的輸出端或使保護電路的輸出端浮置。

本發明的輸入電路用於積體電路，此輸入電路包括二極體(diode)、電阻、第一保護電路、以及第二保護電路。二極體的陽極(anode)耦接積體電路的焊墊。二極體的陰極(cathode)耦接電源電壓。第一保護電路耦接於焊墊與積體電路的接地端之間，提供靜電放電(ESD: electrostatic discharge)保護。電阻耦接於焊墊和積體電路的內部電路之間。第二保護電路的輸入端耦接焊墊。第二保護電路的輸出端耦接於電阻和內部電路之間。第二保護電路在輸入端的電壓小於零時將輸出端拉升至預設電壓，並在輸入端的電壓大於或等於零時使輸出端浮置(floating)。

如上所述，第二保護電路的輸出端耦接積體電路的內部電路。第二保護電路能在輸入端的電壓小於零時將輸出端拉升至預設電壓，所以能避免負電壓進入內部電路而造成功能失常。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明的一實施例的一種積體電路100的輸入電路150的示意圖。輸入電路150包括二極體D1、電阻R1、以及保護電路110和120。二極體D1的陽極耦接積體電路100的焊墊130。二極體D1的陰極耦接電源電壓VDD。電阻R1耦接於焊墊130和積體電路100的內部電路140之間。保護電路110耦接於焊墊130與積體電路100的接地端GND之間，提供靜電放電保護。在進行負電流測試時，是透過焊墊130和保護電路110自接地端GND抽取電流。

保護電路120的輸入端IN耦接焊墊130，所以輸入端IN的電壓等於焊墊130的電壓。保護電路120的輸出端OUT耦接於電阻R1和內部電路140之間。當焊墊130的電壓大於或等於零時，保護電路120的輸入端IN的電壓同樣大於或等於零，保護電路120使輸出端OUT浮置。如此在正常操作時，保護電路120不會影響外來信號從焊墊130到內部電路140的傳遞。當焊墊130的電壓小於零時，保護電路120的輸入端IN的電壓同樣小於零，保護電路120將輸出端OUT拉升至一個大於或等於零的預設電壓，例如0或VDD。如此可避免焊墊130的負電壓進入內部電路140。

保護電路110包括電晶體Q1和電阻R2。電晶體Q1為N通道金氧半場效電晶體（n-channel metal-oxide-semiconductor field-effect transistor，簡稱為NMOS電晶體）。電晶體Q1的汲極(drain)耦接焊墊130。電晶體Q1的基極(body)與源極(source)耦接接地端GND。電阻R2耦接於電晶體Q1的閘極(gate)與接地端GND之間。

圖2是依照本發明的一實施例的保護電路120的示意圖。保護電路120包括電晶體Q2、電阻R3、電壓選擇器210、反相器220、以及開關電路230。電晶體Q2為NMOS電晶體。電晶體Q2的源極耦接保護電路120的輸入端IN。電晶體Q2的閘極接地。電晶體Q2的基極接收電壓選擇器210的輸出電壓。電晶體Q2的汲極耦接反相器220。電壓選擇器210耦接電晶體Q2的基極與保護電路120的輸入端IN。電壓選擇器210可將保護電路120的輸入端IN的電壓與接地電壓其中較低者輸出至電晶體Q2的基極。如此可使電晶體Q2的基極電壓不會高於電晶體Q2的源極電壓，以免電晶體Q2發生錯誤的導通。

電壓選擇器210包括電晶體Q3和Q4。電晶體Q3和Q4都是NMOS電晶體。電晶體Q3的源極耦接保護電路120的輸入端IN。電晶體Q3的閘極接地。電晶體Q3的基極與汲極耦接電晶體Q2的基極。電晶體Q4的源極接地。電晶體Q4的閘極耦接保護電路120的輸入端IN。電晶體Q4的基極與汲極耦接電晶體Q2的基極。

當輸入端IN的電壓高於接地電壓，電晶體Q3關閉，電晶體Q4開啟。電晶體Q4將接地電壓輸出至電晶體Q2的基極。當輸入端IN的電壓低於接地電壓，電晶體Q3開啟，電晶體Q4關閉。電晶體Q3將輸入端IN的電壓輸出至電晶體Q2的基極。

反相器220耦接電晶體Q2的汲極。反相器220包括電晶體Q5和Q6，其中電晶體Q5為P通道金氧半場效電晶體（p-channel metal-oxide-semiconductor field-effect transistor，簡稱為PMOS電晶體），電晶體Q6為NMOS電晶體。電阻R3耦接於電源電壓VDD與反相器220之間。本實施例中，上述的預設電壓為接地電壓。開關電路230耦接反相器220、接地電壓、以及保護電路120的輸出端OUT。開關電路230受反相器220控制而連接保護電路120的輸出端OUT和接地電壓，或受反相器220控制而使保護電路120的輸出端OUT浮置。

開關電路230包括電晶體Q7。電晶體Q7為NMOS電晶體。電晶體Q7的閘極耦接反相器220。電晶體Q7的汲極耦接保護電路120的輸出端OUT。電晶體Q7的源極接地。

當焊墊130的電壓小於零，保護電路120的輸入端IN的電壓同樣小於零。電晶體Q2因為這個負電壓而開啟，將這個負電壓傳送到反相器220。反相器220的電晶體Q5因為這個負電壓而開啟，使反相器220輸出高電壓VDD。然後電晶體Q7因應此高電壓而開啟，將輸出端OUT拉升至接地電壓，以免焊墊130的負電壓進入內部電路140。

當焊墊130的電壓大於或等於零，保護電路120的輸入端IN的電壓同樣大於或等於零。電晶體Q2因此關閉。電阻R3將電源電壓VDD傳送至反相器220，使反相器220的電晶體Q6開啟而輸出接地電壓。此接地電壓使電晶體Q7關閉。保護電路120的輸出端OUT因此而浮置。所以焊墊130和內部電路140之間的信號傳遞不受影響。

圖3是依照本發明的另一實施例的保護電路120的示意圖。本實施例的保護電路120之中，開關電路230被開關電路310取代。開關電路310包括反相器320和電晶體Q8。反相器320耦接反相器220。電晶體Q8為PMOS電晶體。電晶體Q8的閘極耦接反相器320。電晶體Q8的汲極耦接保護電路120的輸出端OUT。本實施例中，上述的預設電壓為電源電壓VDD。電晶體Q8的源極耦接電源電壓VDD。

開關電路310的作用和開關電路230相似。當保護電路120的輸入端IN的電壓小於零，反相器220輸出電源電壓VDD，使電晶體Q8開啟而將保護電路120的輸出端OUT拉升至電源電壓VDD，以免焊墊130的負電壓進入內部電路140。當保護電路120的輸入端IN的電壓大於或等於零，反相器220輸出接地電壓，使電晶體Q8關閉。保護電路120的輸出端OUT因此而浮置。所以焊墊130和內部電路140之間的信號傳遞不受影響。

綜上所述，本發明的保護電路可避免負電壓進入積體電路的內部電路。本發明的保護電路和積體電路的內部電路無關，不需要瞭解內部電路的詳情，就能與各種內部電路搭配使用。本發明的保護電路只用小尺寸的NMOS和PMOS電晶體就能實現，只需要少許布局面積(layout area)。本發明的保護電路在正常操作時不影響外來信號進入內部電路，而且不會妨礙原有的靜電放電保護電路。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧積體電路
110、120‧‧‧保護電路
130‧‧‧焊墊
140‧‧‧內部電路
150‧‧‧輸入電路
210‧‧‧電壓選擇器
220、320‧‧‧反相器
230、310‧‧‧開關電路
D1‧‧‧二極體
GND‧‧‧接地端
IN‧‧‧輸入端
OUT‧‧‧輸出端
Q1~Q8‧‧‧電晶體
R1~R3‧‧‧電阻
VDD‧‧‧電源電壓

圖1是依照本發明的一實施例的一種積體電路的輸入電路的示意圖。 圖2是依照本發明的一實施例的一種保護電路的示意圖。 圖3是依照本發明的另一實施例的一種保護電路的示意圖。

100‧‧‧積體電路

110、120‧‧‧保護電路

130‧‧‧焊墊

140‧‧‧內部電路

150‧‧‧輸入電路

D1‧‧‧二極體

GND‧‧‧接地端

IN‧‧‧輸入端

OUT‧‧‧輸出端

Q1‧‧‧電晶體

R1、R2‧‧‧電阻

VDD‧‧‧電源電壓

Claims (10)

1. 一種保護電路，包括： 一第一電晶體，耦接該保護電路的輸入端； 一電壓選擇器，耦接該第一電晶體與該保護電路的該輸入端，將該保護電路的該輸入端的電壓與一接地電壓其中較低者輸出至該第一電晶體； 一第一反相器，耦接該第一電晶體； 一電阻，耦接於一電源電壓與該第一反相器之間；以及 一開關電路，耦接該第一反相器、一預設電壓、以及該保護電路的輸出端，受該第一反相器控制而連接該預設電壓與該保護電路的該輸出端或使該保護電路的該輸出端浮置。
2. 如申請專利範圍第1項所述的保護電路，其中該第一電晶體為NMOS電晶體，該第一電晶體的源極耦接該保護電路的該輸入端，該第一電晶體的閘極接地，該第一電晶體的基極接收該電壓選擇器的輸出電壓，該第一電晶體的汲極耦接該第一反相器。
3. 如申請專利範圍第1項所述的保護電路，其中該電壓選擇器包括： 一第二電晶體，其中該第二電晶體為NMOS電晶體，該第二電晶體的源極耦接該保護電路的該輸入端，該第二電晶體的閘極接地，該第二電晶體的基極與汲極耦接該第一電晶體；以及 一第三電晶體，其中該第三電晶體為NMOS電晶體，該第三電晶體的源極接地，該第三電晶體的閘極耦接該保護電路的該輸入端，該第三電晶體的基極與汲極耦接該第一電晶體。
4. 如申請專利範圍第1項所述的保護電路，其中該開關電路包括一第四電晶體，該第四電晶體為NMOS電晶體，該第四電晶體的閘極耦接該第一反相器，該第四電晶體的汲極耦接該保護電路的該輸出端，該第四電晶體的源極接地，該預設電壓為該接地電壓。
5. 如申請專利範圍第1項所述的保護電路，其中該開關電路包括： 一第二反相器，耦接該第一反相器；以及 一第五電晶體，其中該第五電晶體為PMOS電晶體，該第五電晶體的閘極耦接該第二反相器，該第五電晶體的汲極耦接該保護電路的該輸出端，該第五電晶體的源極耦接該電源電壓，該預設電壓為該電源電壓。
6. 一種輸入電路，用於一積體電路，該輸入電路包括： 一二極體，其中該二極體的陽極耦接該積體電路的一焊墊，該二極體的陰極耦接一電源電壓； 一第一保護電路，耦接於該焊墊與該積體電路的接地端之間，提供靜電放電保護； 一第一電阻，耦接於該焊墊和該積體電路的內部電路之間；以及 一第二保護電路，其中該第二保護電路的輸入端耦接該焊墊，該第二保護電路的輸出端耦接於該第一電阻和該內部電路之間，該第二保護電路在該輸入端的電壓小於零時將該輸出端拉升至一預設電壓，在該輸入端的電壓大於或等於零時使該輸出端浮置。
7. 如申請專利範圍第6項所述的輸入電路，其中該第一保護電路包括： 一第一電晶體，其中該第一電晶體為NMOS電晶體，該第一電晶體的汲極耦接該焊墊，該第一電晶體的基極與源極耦接該接地端；以及 一第二電阻，耦接於該第一電晶體的閘極與該接地端之間。
8. 如申請專利範圍第6項所述的輸入電路，其中該第二保護電路包括： 一第二電晶體，耦接該第二保護電路的該輸入端； 一電壓選擇器，耦接該第二電晶體與該第二保護電路的該輸入端，將該第二保護電路的該輸入端的電壓與一接地電壓其中較低者輸出至該第二電晶體； 一第一反相器，耦接該第二電晶體； 一第三電阻，耦接於該電源電壓與該第一反相器之間；以及 一開關電路，耦接該第一反相器、該預設電壓、以及該第二保護電路的該輸出端，受該第一反相器控制而連接該預設電壓與該輸出端或使該輸出端浮置。
9. 如申請專利範圍第8項所述的輸入電路，其中該第二電晶體為NMOS電晶體，該第二電晶體的源極耦接該第二保護電路的該輸入端，該第二電晶體的閘極接地，該第二電晶體的基極接收該電壓選擇器的輸出電壓，該第二電晶體的汲極耦接該第一反相器。
10. 如申請專利範圍第8項所述的輸入電路，其中該電壓選擇器包括： 一第三電晶體，其中該第三電晶體為NMOS電晶體，該第三電晶體的源極耦接該第二保護電路的該輸入端，該第三電晶體的閘極接地，該第三電晶體的基極與汲極耦接該第二電晶體；以及 一第四電晶體，其中該第四電晶體為NMOS電晶體，該第四電晶體的源極接地，該第四電晶體的閘極耦接該第二保護電路的該輸入端，該第四電晶體的基極與汲極耦接該第二電晶體。