TW202406262A - 靜電放電保護電路及其操作方法 - Google Patents

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洪道一
陳佳惠
林文傑
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Abstract

在本揭露之一些實施例之一些態樣中，揭示一種靜電放電(ESD)保護電路。在一些態樣中，該ESD保護電路包括：耦接至一襯墊的一第一電晶體、耦接於該第一電晶體與接地之間的一第二電晶體、耦接至該第一電晶體的一電晶體堆疊，及耦接於該電晶體堆疊與該接地之間的一ESD鉗位器。

Description

用於高電壓耐受靜電放電保護的電路及方法
無
災難性故障可為靜電放電(electrostatic discharge，ESD)敏感裝置中永久性的故障。ESD事件可引起金屬熔融、接合面崩潰或氧化物故障。潛在缺陷當ESD敏感裝置暴露至ESD事件時可逐漸發生，且經部分降級。ESD敏感裝置可繼續執行其所欲功能，且故障可能並未由正常檢測偵測到。然而，間歇或永久故障可在潛在缺陷形成之後發生。
無
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露之一些實施例。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露之一些實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「……上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置之使用或操作中除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
本揭露之一些實施例提供ESD保護電路及改良ESD敏感電路之保護之方法的各種實施例。在一些實施例中，在ESD事件期間(例如，回應於施加至襯墊處的ESD脈衝，該襯墊耦接至第一電晶體及第二電晶體)，耦接至第一電晶體之閘極的電晶體堆疊及ESD鉗位器經啟用。在一些實施例中，在啟用電晶體堆疊與ESD鉗位器之後，第一電晶體之閘極電壓追蹤接地電壓。即，電晶體堆疊及ESD鉗位器可使得第一電晶體之閘極的電壓為距接地的固定電壓偏移。在一些實施例中，在ESD事件期間，第一電晶體及第二電晶體之基板中寄生負-正-負(negative-positive-negative，NPN)雙極電晶體接通且使電流自ESD脈衝放電。在一些實施例中，寄生NPN電晶體使電流放電的機構為閘極誘發汲極洩漏(gate-induced drain leakage，GIDL)，其係取決於第一電晶體之閘極處的電壓。在一些實施例中，因為第一電晶體之閘極電壓追蹤接地電壓，所以第一電晶體之閘極的電壓相較於第一電晶體之閘極電壓追蹤襯墊電壓時較低。此情形意謂，經由GIDL機構，第一及第二電晶體之基板中的寄生NPN電晶體相較於第一電晶體之閘極電壓追蹤襯墊電壓時使更大電流放電。
有利地，所揭示記憶體電路、方法及裝置的實施例可達成若干益處。藉由經由基板使更多電流放電，ESD保護電路在ESD事件期間可減小越過襯墊及接地的電壓，且最終減小在ESD事件期間越過耦接於襯墊與接地之間的ESD敏感電路的電壓。電壓之減小係相對於缺少電晶體堆疊及ESD鉗位器的實施例。因此，相較於缺少本文中揭示之改良的實施例，ESD保護電路更有效地保護ESD敏感電路。
第1圖圖示根據本揭露之一些實施例的靜電放電(Electrostatic Discharge，ESD)保護電路100。ESD保護電路100可經設計以、用以且操作以藉由減小在ESD事件期間可越過ESD敏感電路之兩個端子產生的電壓來改良ESD敏感電路的ESD保護。ESD敏感電路可為記憶體電路、邏輯電路，或對於ESD事件敏感的任何電路。ESD保護電路100及ESD敏感電路可為如下各者的部分：同一積體電路(integrated circuit，IC)、晶粒、三維晶粒(three-dimensional die，3D-die)、晶片上系統(system-on-a-chip，SoC)、模組，或印刷電路板(printed circuit board，PCB)總成。
ESD保護電路100包括耦接至襯墊P1的電晶體N1。襯墊P1可為輸入/輸出(input/output，I/O)襯墊。電晶體N1可被稱作裝置或電晶體裝置。襯墊P1可被稱作襯墊端子、I/O端子或I/O節點。在一些實施例中，ESD保護電路100為高電壓耐受IC設計的部分，其中ESD保護裝置相較於製程指定之操作電壓設定額定電壓為較高的。在一些實施例中，電晶體N1可設定第一電壓為額定電壓，而ESD保護裝置以及耦接於襯墊P1與接地之間的其他電路可設定高於第一電壓的第二電壓為額定電壓。換言之，電晶體N1之操作電壓可低於襯墊P1的操作電壓。在一些實施例中，電晶體N1之操作電壓與襯墊P1之操作電壓的比率為0.85，小於0.85，為0.7，小於0.7，為0.5，小於0.5，或0與1之間的任何其他值或範圍。在一些實施例中，電晶體N1設定1.2 V為額定電壓(例如，N1為製程指定之1.2 V裝置)，且襯墊P1設定1.8 V為額定電壓。電晶體N1及襯墊P1可設定任何其他電壓值或範圍為額定電壓而不偏離本揭露之一些實施例的範疇。
電晶體N1可為金屬-氧化物半導體場效電晶體(metal-oxide semiconductor field-effect transistor，MOSFET)、n型MOSFET (NMOS電晶體)、p型MOSFET (PMOS電晶體)、絕緣體上矽(silicon-on-insulate，SOI) MOSFET、雙極接合面電晶體(bipolar junction transistor，BJT)，或適用於記憶體結構中的任何其他電晶體。NMOS電晶體可經選擇為用於速度係關注事項之應用的電晶體N1，此係因為在一些實施例中，相較於使用PMOS電晶體，讀取及寫入操作使用NMOS電晶體為更快的。具體而言，在一些實施例中，在NMOS電晶體之狀況下為載子的電子之行動性相較於電洞之行動性大兩倍，電洞為PMOS電晶體之載子。PMOS電晶體可經選擇為用於變化、成本或雜訊為關注事項之應用的電晶體N1，此係因為在一些實施例中，PMOS技術相較於NMOS技術為具有良好良率及高抗干擾性的高度可控制、低成本製程。
電晶體N1可為各種電晶體類型中之任一者，同時保持於本揭露之一些實施例之範疇內。電晶體N1可具有具標準臨限電壓(standard threshold voltage，SVT)、低臨限電壓(low threshold voltage，LVT)、高臨限電壓(high threshold voltage，HVT)、高電壓(high voltage，HV)、輸入/輸出(input/output，IO)的MOSFET裝置類型，或各種其他MOS裝置類型中的任一者。
電晶體N1包括數個埠。埠中之每一者亦可被稱作端子。電晶體N1可包括汲極埠、源極埠、閘極埠，及主體埠。電晶體N1之汲極埠可耦接至襯墊P1。電晶體N1之源極埠可耦接至下文描述之電晶體N2。電晶體N1之閘極埠可耦接至下文描述之電路CKTA。電晶體N1之主體埠可耦接至下文描述之接地節點VSS。電晶體N1可包括基板SUB1。電晶體N1之主體埠可耦接(直接)至基板SUB1。基板SUB1可耦接(直接)至接地節點VSS。
ESD保護電路包括耦接至電晶體N1的電晶體N2。電晶體N2可為與電晶體N1類似的類型之電晶體。在一些實施例中，電晶體N2可設定第一電壓為額定電壓，且耦接至襯墊P1的其他電路可設定高於第一電壓的第二電壓為額定電壓。換言之，電晶體N2之操作電壓可低於襯墊P1的操作電壓。在一些實施例中，電晶體N2之操作電壓與襯墊P1之操作電壓的比率為0.85，小於0.85，為0.7，小於0.7，為0.5，小於0.5，或0與1之間的任何其他值或範圍。在一些實施例中，電晶體N2設定1.2 V為額定電壓(例如，N2為製程指定之1.2 V裝置)，且襯墊P1設定1.8 V為額定電壓。電晶體N2及襯墊P1可設定任何其他電壓值或範圍為額定電壓而不偏離本揭露之一些實施例的範疇。
電晶體N2之汲極埠可耦接至電晶體N1。電晶體N2之源極埠可耦接至接地節點VSS。電晶體N2之閘極埠可耦接至接地節點VSS。在一些實施例中，電晶體N2之閘極埠耦接至一接低(tie-low)單元。電晶體N2之源極埠及電晶體N2的主體埠可耦接至接地節點VSS。電晶體N2可包括基板SUB1。換言之，電晶體N2可與電晶體N1共用基板SUB1。電晶體N2之主體埠可耦接(直接)至基板SUB1。
電晶體N1及N2可經設計以、用以且操作以在ESD事件期間保護ESD敏感電路。在一些實施例中，當ESD脈衝施加至襯墊P1時，電晶體N1及N2之基板SUB1中的寄生負-正-負(negative-positive-negative，NPN)雙極電晶體NPN1接通，從而針對ESD脈衝在基板SUB1中產生放電路徑。ESD脈衝可被稱作ESD信號。寄生電晶體NPN1在基板電流(Isub)流過井電阻(Rb)時可接通，以產生大於在NPN1耦接至Rb的節點處之臨限值的電壓。寄生電晶體NPN1可被稱作嵌入於電晶體N1及N2中或嵌入於電晶體N1及N2的基板中。儘管NPN1為NPN雙極電晶體，但ESD保護電路100可包括正-負-正(positive-negative-positive，PNP)雙極電晶體，同時保持在本揭露之一些實施例之範疇內。越過襯墊P1及另一端子(諸如VSS節點)的所得ESD電壓電位相較於無電晶體N1及N2情況下的電壓電位可較低。
在一些實施例中，電晶體N1及N2為兩個電晶體的堆疊。在一些實施例中，電晶體N1為共源共閘(cascode)電晶體，且電晶體N2為共同源極電晶體。儘管N1及N2為兩個電晶體之堆疊，但N1及N2可為兩個以上電晶體的堆疊之一部分，而不偏離本揭露之一些實施例的範疇。
ESD保護電路100包括在一個末端上耦接至N1之閘極且在另一末端上耦接至節點VDD的電路CKTA。VDD節點可被稱作電力軌節點或電力軌端子。節點VDD可(例如，選擇性)耦接至電力軌(例如，電源)，該電力軌提供供電電壓至節點VDD。CKTA可經設計以、用以且操作以在襯墊至電源ESD事件期間保護電晶體N1。襯墊至電源ESD事件可界定為ESD脈衝，ESD脈衝施加至襯墊P1且引起自襯墊P1至節點VDD的放電路徑。在一些實施例中，在襯墊至電源ESD事件期間，節點VDD連接至電力軌、接地軌或任何低阻抗源。在一些實施例中，在襯墊至電源ESD事件期間，諸如節點VSS的其他端子浮動。
ESD保護電路100包括在一個末端上耦接至節點VDD且在另一末端上耦接至節點VSS的電路CKTB。節點VSS可被稱作接地軌節點或接地軌端子。節點VSS可(例如，選擇性)耦接至接地軌，該接地軌供應接地電壓至節點VSS。CKTB可經設計以、用以且操作以在襯墊至接地ESD事件期間保護ESD敏感電路。襯墊至接地ESD事件可界定為ESD脈衝，ESD脈衝施加至襯墊P1且引起自襯墊P1至節點VSS的放電路徑。在一些實施例中，在襯墊至接地ESD事件期間，節點VSS連接至接地軌、電力軌或任何低阻抗源。在一些實施例中，在襯墊至接地ESD事件期間，諸如節點VDD的其他端子浮動。
本文中所揭示為ESD保護電路100在襯墊至電源ESD事件期間的操作。在一些實施例中，ESD脈衝在襯墊P1處施加。在一些實施例中，VSS節點耦接至接地軌。襯墊P1處的電壓可升高。在一些實施例中，VDD節點浮動。在一些實施例中，N1之閘極電壓追蹤P1的襯墊電壓。即，N1之閘極的電壓可維持距襯墊P1之電壓的固定電壓偏移。因此，N1之閘極處的電壓升高。在一些實施例中，在N1之閘極達到第一電壓位準之後，電路CKTA經啟用。在一些實施例中，來自ESD脈衝的電流經由CKTA至VDD節點放電。使電流放電可被稱作減少電流。在一些實施例中，在CKTA經啟用之後，N1之閘極電壓追蹤VDD節點電壓。即，N1之閘極的電壓可維持距VDD之電壓的固定電壓偏移。在一些實施例中，電晶體N1及N2之基板SUB1中的寄生電晶體NPN1接通且使電流自ESD脈衝放電。在一些實施例中，因為N1之閘極電壓追蹤VDD節點電壓，所以電晶體N1及N2之基板SUB1中的寄生電晶體NPN1相較於N1之閘極電壓追蹤P1的襯墊電壓時使更多電流放電。此可係因為N1之閘極的電壓在N1之閘極電壓追蹤VDD節點電壓時較低。N1之閘極的較低電壓可引起N1之汲極與N1之閘極之間的較大電壓差，此情形可誘發較大基板電流Isub通過閘極誘發之汲極洩漏(gate-induced drain leakage，GIDL)。藉由經由基板SUB1使更大電流放電，ESD保護電路100可減小越過耦接於襯墊P1與VDD節點之間的ESD敏感電路的電壓。
在一些實施例中，在VDD節點與N1之閘極之間耦接CKTA相較於將VDD節點直接耦接至N1之閘極為有利的。在一些實施例中，CKTA可藉由吸收襯墊P1與VDD節點之間的電壓差中之一些來防止N1電晶體之閘極-源極接合面或閘極-汲極接合面超出電壓擊穿位準。
本文中所揭示為ESD保護電路100在襯墊至接地ESD事件期間的操作。在一些實施例中，ESD脈衝在襯墊P1處施加。在一些實施例中，VSS節點耦接至接地軌。在一些實施例中，VDD節點浮動。在一些實施例中，N1之閘極電壓追蹤P1的襯墊電壓。即，N1之閘極的電壓可維持距襯墊P1之電壓的固定電壓偏移。在一些實施例中，在N1之閘極達到第一電壓位準之後，電路CKTA經啟用且CKTB經啟用。在一些實施例中，來自ESD脈衝的電流經由CKTA及CKTB放電至VSS節點。在一些實施例中，在CKTA及CKTB經啟用之後，N1之閘極電壓追蹤VSS節點電壓。即，N1之閘極的電壓可維持距VSS節點之電壓的固定電壓偏移。在一些實施例中，電晶體N1及N2之基板SUB1中的寄生NPN電晶體接通且使電流自ESD脈衝放電。在一些實施例中，因為N1之閘極電壓追蹤VSS節點電壓，所以電晶體N1及N2之基板SUB1中的寄生NPN電晶體相較於N1之閘極電壓追蹤P1的襯墊電壓時可使更大電流放電。此可係因為N1之閘極的電壓在N1之閘極電壓追蹤VSS節點電壓時較低。藉由經由基板SUB1使更大電流放電，ESD保護電路100可減小越過耦接於襯墊P1與VSS節點之間的ESD敏感電路的電壓。
第2圖圖示根據本揭露之一些實施例的ESD保護電路200。在一些實施例中，ESD保護電路200為第1圖之ESD保護電路100的實施。在一些實施例中，第1圖之CKTA包括電晶體堆疊201。在一些實施例中，電晶體堆疊201包括電晶體N3、N4及N5，儘管電晶體堆疊201可包括三個以上或三個以下的電晶體，同時保持於本揭露之一些實施例的範疇內。在一些實施例中，電晶體N3之汲極耦接至N1電晶體的閘極。在一些實施例中，電晶體N3之源極耦接至電晶體N4之汲極，且電晶體N4之源極耦接至電晶體N5的汲極。在一些實施例中，電晶體N3、N4及N5中每一者的閘極(直接)耦接至VSS節點。在一些實施例中，電晶體N3、N4及N5中每一者的閘極經由個各別接低單元耦接至VSS節點。
在一些實施例中，第1圖之CKTB包括ESD鉗位器202。在一些實施例中，ESD鉗位器202包括電晶體N6。在一些實施例中，電晶體N6之汲極耦接至電晶體N5的源極。在一些實施例中，電晶體N6之源極耦接至VSS節點。在一些實施例中，電晶體N6之閘極為浮動的。在一些實施例中，電晶體N6之閘極藉由寄生電容耦接至電晶體N6的汲極。
第3圖圖示根據本揭露之一些實施例的ESD保護電路300。ESD保護電路300類似於第2圖之ESD保護電路200，除了ESD保護電路300的ESD鉗位器302包括電容器C及電阻器R外。有利地，ESD鉗位器302可基於與電容器C及電阻器R相關聯的電阻器-電容器(resistor-capacitor，RC)時間常數選擇性地接通。因此，ESD鉗位器302可針對襯墊至接地ESD事件而非針對非ESD操作來接通。
在一些實施例中，電容器C及電阻器R為離散組件。在一些實施例中，電容器C及電阻器R在電晶體N6外部。換言之，在一些實施例中，電容器C及電阻器R分別並非寄生C及寄生R。在一些實施例中，電容器C耦接於電晶體N6之閘極與電晶體N6的汲極之間。在一些實施例中，電阻器R耦接於電晶體N6之閘極與電晶體N6的源極之間。
在一些實施例中，ESD鉗位器302的RC時間常數小於非ESD事件之RC時間常數且大於諸如襯墊至接地ESD事件之ESD事件的RC時間常數。換言之，在一些實施例中，ESD鉗位器302的RC時間常數小於與非ESD事件相關聯之信號的RC時間常數且大於與諸如襯墊至接地ESD事件之ESD事件相關聯之信號的RC時間常數。在一些實施例中，ESD鉗位器302在電晶體N6之閘極接收具有一RC時間常數的信號時經啟用，該RC時間常數小於ESD鉗位器302的RC時間常數。在一些實施例中，ESD鉗位器302在電晶體N6之閘極接收具有一RC時間常數的信號時保持停用，該RC時間常數大於ESD鉗位器302的RC時間常數。儘管ESD鉗位器302繪示為具有針對襯墊至接地ESD事件但非針對非ESD操作接通之RC時間常數，但第2圖之ESD鉗位器202亦可具有基於ESD鉗位器202之寄生電容及電阻針對襯墊至接地ESD事件而非針對非ESD操作接通的RC時間常數。
第4圖圖示根據本揭露之一些實施例的ESD保護電路400。ESD保護電路400類似於ESD保護電路100，除了ESD保護電路100分別在N1及N2的閘極處包括開關SWA及SWB外。有利地，ESD保護電路400的開關SWA及SWB可允許N1及N2的閘極在襯墊至接地ESD事件期間浮動，此情形可進一步在此事件期間保護ESD敏感電路。
在一些實施例中，開關SWA及SWB可基於與開關SWA及SWB中之寄生電阻器及寄生電容器相關聯的電阻器-電容器(resistor-capacitor，RC)時間常數來選擇性關斷。在一些實施例中，開關SWA及SWB的RC時間常數小於非ESD事件之RC時間常數且大於諸如襯墊至接地ESD事件之ESD事件的RC時間常數。換言之，在一些實施例中，開關SWA及SWB的RC時間常數小於與非ESD事件相關聯之信號的RC時間常數且大於與諸如襯墊至接地ESD事件之ESD事件相關聯之信號的RC時間常數。在一些實施例中，當電晶體N1之閘極及電晶體N2的閘極接收到具有小於開關SWA及SWB之RC時間常數之RC時間常數的信號，諸如ESD事件的信號時，開關SWA及SWB經停用。在一些實施例中，當電晶體N1之閘極及電晶體N2的閘極接收到具有大於開關SWA及SWB之RC時間常數之RC時間常數的信號，諸如非ESD操作期間的信號時，開關SWA及SWB經啟用。
本文中所揭示為ESD保護電路100在襯墊至接地ESD事件期間的操作。在一些實施例中，ESD脈衝在襯墊P1處施加。在一些實施例中，VSS節點耦接至接地軌。在一些實施例中，ESD脈衝之RC時間常數低於開關SWA及SWB的時間常數。在一些實施例中，電晶體N1之閘極及電晶體N2的閘極接收ESD脈衝。在一些實施例中，開關SWA及SWB基於電晶體N1之閘極及電晶體N2的閘極接收ESD脈衝而停用。
在一些實施例中，由於停用開關SWA及SWB，電晶體N1之閘極電壓及電晶體N2的閘極電壓追蹤P1的襯墊電壓。即，N1之閘極的電壓可維持距襯墊P1之電壓的第一固定電壓偏移，且N2之閘極的電壓可維持距襯墊P1之電壓的第二固定電壓偏移。因為分別經由寄生電容器C1及C2的耦接，N1之閘極電壓及N2的閘極電壓可追蹤P1的襯墊電壓。寄生電容器C1可耦接於N1之閘極與襯墊P1之間，且寄生電容器C2可耦接於N2之閘極與襯墊P1之間。
在一些實施例中，電晶體N1及N2之基板SUB1中的寄生NPN電晶體接通且使電流自ESD脈衝放電。在一些實施例中，因為電晶體N1之閘極及電晶體N2的閘極兩者追蹤襯墊P1，所以電晶體N1及N2之基板SUB1中的寄生NPN電晶體相較於僅N1之閘極電壓追蹤P1的襯墊電壓時可使更多電流放電。此情形可係歸因於通過N1及N2的通道電流，此情形可引起離子化，離子化可誘發基板電流Isub。藉由經由基板SUB1使更大電流放電，ESD保護電路100可減小越過耦接於襯墊P1與VSS節點之間的ESD敏感電路的電壓。
第5圖圖示根據本揭露之一些實施例的ESD保護電路500。在一些實施例中，ESD保護電路500為第4圖之ESD保護電路400的實施。在一些實施例中，開關SWA包括電晶體N7。在一些實施例中，開關SWB包括電晶體N8。電晶體N7及N8可為NMOS或PMOS電晶體。在一些實施例中，第4圖之電路CKTC包括電晶體堆疊501。電晶體堆疊501可類似於第2圖之電晶體堆疊201。電晶體堆疊501在一個末端上可耦接至開關SWA，且在另一末端上耦接至VDD節點。在一些實施例中，第4圖之電路CKTD包括接低單元502。接低單元502可包括電晶體N9。電晶體N9之汲極可耦接至開關SWB。電晶體N9之源極可耦接至VSS節點。電晶體N9之閘極可耦接至VDD節點。在一些實施例中，電晶體N9之閘極直接耦接至VDD節點。在一些實施例中，電晶體N9之閘極經由另一電晶體耦接至VDD節點。在一些實施例中，電晶體N9為NMOS電晶體。在一些實施例中，另一電晶體為二極體連接的PMOS電晶體。
第6圖圖示根據本揭露之一些實施例的操作ESD保護電路100之方法600的流程圖。請注意，方法600僅為實例，且並非意欲限制本揭露之一些實施例。因此，應理解，額外操作可在第6圖中描繪之方法600之前、期間及/或之後提供，且一些其他操作本文中僅予以簡潔描述。在一些實施例中，方法600由ESD保護電路100執行。
在操作610處，在一些實施例中，ESD保護電路(例如，第1圖之ESD保護電路100、第2圖之ESD保護電路200或第3圖之ESD保護電路300)在耦接至第一電晶體(例如，電晶體N1)的襯墊(例如，第1圖之襯墊P1)處接收ESD電壓。在一些實施例中，第一電晶體之閘極電壓追蹤襯墊電壓。在一些實施例中，第一電晶體耦接至第二電晶體。在一些實施例中，第一電晶體及第二電晶體為兩個電晶體的堆疊。在一些實施例中，第一電晶體為共源共閘電晶體，且第二電晶體為共同源極電晶體。
在操作620處，在一些實施例中，ESD保護電路啟用耦接至第一電晶體之電晶體堆疊(例如，第2圖之電晶體堆疊201)及耦接至電晶體堆疊的ESD鉗位器(例如，第2圖之ESD鉗位器202、第3圖的ESD鉗位器302)。在一些實施例中，電晶體堆疊經啟用，此係因為電晶體堆疊之每一源極處的電壓至少增大，直至電晶體堆疊之每一電晶體(例如，第2圖中之電晶體N3、N4及N5)的每一源極與對應閘極之間的電壓差超出臨限電壓，以接通電晶體堆疊中的對應電晶體。在一些實施例中，ESD鉗位器經啟用，此係因為電晶體(例如，第2圖之電晶體N6)的閘極及汲極增大，直至ESD鉗位器中電晶體之閘極與源極之間的電壓差超出臨限電壓以接通ESD鉗位器中的電晶體。
在操作630處，在一些實施例中，ESD保護電路經由電晶體堆疊且ESD鉗位器使與ESD電壓相關聯的第一電流放電。在一些實施例中，ESD保護電路使得第一電晶體之閘極的電壓追蹤耦接至ESD鉗位器之接地電壓(例如，第1圖之VSS節點的電壓)。
在操作640處，在一些實施例中，ESD保護電路誘發通過第一電晶體及耦接至第一電晶體之第二電晶體的基板(例如，第1圖之SUB1)的第二電流(例如，第1圖之Isub)。在一些實施例中，ESD保護電路經由閘極誘發之汲極至基板洩漏誘發第二電流。
第7圖圖示根據本揭露之一些實施例的操作ESD保護電路400之方法700的流程圖。請注意，方法700僅為實例，且並非意欲限制本揭露之一些實施例。因此，應理解，額外操作可在第7圖中描繪之方法700之前、期間及/或之後提供，且一些其他操作本文中僅予以簡潔描述。在一些實施例中，方法700由ESD保護電路400執行。
在操作710處，在一些實施例中，ESD保護電路(例如，第4圖之ESD保護電路400或第5圖之ESD保護電路500)在耦接至第一電晶體(例如，第4圖之電晶體N1)之襯墊(例如，第4圖之襯墊P1)處接收ESD電壓。在一些實施例中，第一電晶體耦接至第二電晶體(例如，第4圖的電晶體N2)。在一些實施例中，第一電晶體及第二電晶體為兩個電晶體的堆疊。在一些實施例中，第一電晶體為共源共閘電晶體，且第二電晶體為共同源極電晶體。
在操作720處，在一些實施例中，ESD保護電路停用耦接至第一電晶體之閘極的第一開關(例如，第4圖之開關SWA)及耦接至第二電晶體之閘極的第二開關(例如，第4圖的開關SWB)。在一些實施例中，第一開關經停用，此係因為第一開關之源極處的電壓至少增大，直至第一開關之閘極與第一開關之源極之間的電壓差低於臨限電壓。在一些實施例中，第二開關經停用，此係因為第二開關之源極處的電壓至少增大，直至第二開關之閘極與第二開關之源極之間的電壓差低於臨限電壓。
在操作730處，在一些實施例中，ESD保護電路經由第一電晶體及第二電晶體使與ESD電壓相關聯的第一電流放電。在一些實施例中，ESD保護電路使得第一電晶體之閘極電壓及第二電晶體的閘極電壓追蹤襯墊電壓。
在操作740處，在一些實施例中，ESD保護電路誘發通過第一電晶體及耦接至第一電晶體之第二電晶體的基板(例如，第1圖之SUB1)的第二電流(例如，第1圖之Isub)。在一些實施例中，ESD保護電路經由第一電流引起之離子化誘發第二電流。
第8圖圖示根據本揭露之一些實施例的效能比較圖800。比較圖800繪示ESD事件期間兩個不同實施例的電流-電壓(current-voltage，IV)曲線。所繪製電壓表示越過襯墊及接地的電壓。在左側繪製之實施例為第1圖的其中N1閘極追蹤VSS的實施例。右側繪製之作法為缺少本文中揭示之改良的被稱作「其他作法」的作法，在該「其他作法」中，N1閘極追蹤襯墊(在無第4圖之實施例之改良的情況下)。第1圖之實施例繪示4.8 V的最大電壓，且其他實施例繪示6.4 V的最大電壓。因此，第1圖之實施例改良越過襯墊及接地的電壓達1.6 V。最大電壓在圖800中被稱作「Vt1」。
在本揭露之一些實施例之一些態樣中，揭示一種靜電放電(ESD)保護電路。在一些態樣中，ESD保護電路包括：耦接至一襯墊的一第一電晶體、耦接於第一電晶體與接地之間的一第二電晶體、耦接至第一電晶體的一電晶體堆疊，及耦接於電晶體堆疊與接地之間的一ESD鉗位器。
在一些實施例中，ESD鉗位器具有一電阻器-電容器(RC)時間常數，電阻器-電容器時間常數小於一非ESD事件之一RC時間常數且大於一ESD事件的一RC時間常數。在一些實施例中，第一電晶體及第二電晶體中每一者之一操作電壓與襯墊之一操作電壓的一比率小於0.85。
在一些實施例中，第二電晶體之一閘極耦接至接地。在一些實施例中，第二電晶體之一閘極耦接至一接低電路。
在一些實施例中，電晶體堆疊包括一第三電晶體、一第四電晶體及一第五電晶體，其中第三電晶體的一源極耦接至第四電晶體的一汲極，且其中第四電晶體的一源極耦接至第五電晶體的一汲極。在一些實施例中，電晶體堆疊之一汲極耦接至第一電晶體的一閘極，且電晶體堆疊的一源極耦接至ESD鉗位器。在一些實施例中，電晶體堆疊之每一閘極耦接至接地。
在一些實施例中，ESD鉗位器包括一第三電晶體，其中第三電晶體的一汲極耦接至電晶體堆疊，且第三電晶體的源極耦接至接地。在一些實施例中，ESD鉗位器包括耦接於第三電晶體之一閘極與第三單晶體之汲極之間的一電容器及耦接於第三電晶體之閘極與第三電晶體之源極之間的一電阻器。在一些實施例中，電晶體堆疊與ESD鉗位器之間的一節點在非ESD操作期間耦接至一電壓源，且在一襯墊至接地ESD事件期間浮動。
在本揭露之一些實施例之一些態樣中，揭示一種靜電放電(ESD)保護電路。在一些態樣中，ESD保護電路包括：耦接至一襯墊的一第一電晶體、耦接於第一電晶體與接地之間的一第二電晶體、耦接至第一電晶體之閘極的第一開關，及耦接至第二電晶體之閘極的第二開關。
在一些實施例中，第一開關及第二開關具有一電阻器-電容器(RC)時間常數，電阻器-電容器時間常數小於一非ESD事件之一RC時間常數且大於一ESD事件的一RC時間常數。在一些實施例中，ESD保護電路進一步包括耦接於第一電晶體之閘極與襯墊之間的一第一寄生電容及耦接於第二電晶體之閘極與襯墊之間的一第二寄生電容。
在一些實施例中，第一開關及第二開關中的每一者為一N型金屬氧化物半導體(NMOS)電晶體。在一些實施例中，ESD保護電路進一步包括耦接於第一開關與接地之間的電晶體堆疊與一ESD鉗位器。
在一些實施例中，ESD保護電路進一步包括耦接於第二開關與接地之間的接低單元。在一些實施例中，接低單元包含一第三電晶體，第三電晶體的一汲極耦接至第二開關，第三電晶體的一源極耦接至接地，且第三電晶體的一閘極耦接至一電力軌。
在本揭露之一些實施例之一些態樣中，揭示一種用於操作靜電放電(ESD)保護電路的方法。在一些態樣中，方法包括以下步驟：在耦接至一第一電晶體的一襯墊處接收一ESD電壓；啟用耦接至第一電晶體的一電晶體堆疊及耦接至電晶體堆疊的一ESD鉗位器；經由電晶體堆疊與ESD鉗位器使與ESD電壓相關聯的一第一電流放電；及誘發通過第一電晶體及耦接至第一電晶體之一第二電晶體的一基板的一第二電流。
在一些實施例中，方法進一步包括使得第一電晶體之一閘極的電壓追蹤接地電壓。在一些實施例中，接地耦接至ESD鉗位器。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露之一些實施例的精神及範疇。
100:靜電放電(ESD)保護電路 200:靜電放電(ESD)保護電路 201:電晶體堆疊 202:靜電放電(ESD)鉗位器 300:靜電放電(ESD)保護電路 302:靜電放電(ESD)鉗位器 400:靜電放電(ESD)保護電路 500:靜電放電(ESD)保護電路 501:電晶體堆疊 502:接低單元 600:方法 610:操作 620:操作 630:操作 640:操作 700:方法 710:操作 720:操作 730:操作 740:操作 800:圖
本揭露之一些實施例之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據本揭露之一些實施例的ESD保護電路。 第2圖圖示根據本揭露之一些實施例的ESD保護電路。 第3圖圖示根據本揭露之一些實施例的ESD保護電路。 第4圖圖示根據本揭露之一些實施例的ESD保護電路。 第5圖圖示根據本揭露之一些實施例的ESD保護電路。 第6圖圖示根據本揭露之一些實施例的操作第1圖之ESD保護電路之方法的流程圖。 第7圖圖示根據本揭露之一些實施例的操作第4圖之ESD保護電路之方法的流程圖。 第8圖圖示根據本揭露之一些實施例的效能比較曲線。
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600:方法
610:操作
620:操作
630:操作
640:操作

Claims (20)

  1. 一種靜電放電保護電路，包含： 一第一電晶體，耦接至一襯墊； 一第二電晶體，耦接於該第一電晶體與一接地之間； 一電晶體堆疊，耦接至該第一電晶體；及 一靜電放電鉗位器，耦接於該電晶體堆疊與該接地之間。
  2. 如請求項1所述之靜電放電保護電路，其中該靜電放電鉗位器具有一電阻器-電容器時間常數，該電阻器-電容器時間常數小於一非靜電放電事件之一電阻器-電容器時間常數且大於一靜電放電事件的一電阻器-電容器時間常數。
  3. 如請求項1所述之靜電放電保護電路，其中該第一電晶體及該第二電晶體中每一者之一操作電壓與該襯墊之一操作電壓的一比率小於0.85。
  4. 如請求項1所述之靜電放電保護電路，其中該第二電晶體的一閘極耦接至該接地。
  5. 如請求項1所述之靜電放電保護電路，其中該第二電晶體的一閘極耦接至一接低電路。
  6. 如請求項1所述之靜電放電保護電路，其中該電晶體堆疊包含一第三電晶體、一第四電晶體及一第五電晶體，其中該第三電晶體的一源極耦接至該第四電晶體的一汲極，且其中該第四電晶體的一源極耦接至該第五電晶體的一汲極。
  7. 如請求項1所述之靜電放電保護電路，其中該電晶體堆疊之一汲極耦接至該第一電晶體的一閘極，且該電晶體堆疊的一源極耦接至該靜電放電鉗位器。
  8. 如請求項1所述之靜電放電保護電路，其中該電晶體堆疊的每一閘極耦接至該接地。
  9. 如請求項1所述之靜電放電保護電路，其中該靜電放電鉗位器包含一第三電晶體，其中該第三電晶體的一汲極耦接至該電晶體堆疊，且該第三電晶體的該源極耦接至該接地。
  10. 如請求項9所述之靜電放電保護電路，其中該靜電放電鉗位器包含： 一電容器，耦接於該第三電晶體之一閘極與該第三電晶體的該汲極之間；及 一電阻器，耦接於該第三電晶體的該閘極與該第三電晶體的該源極之間。
  11. 如請求項1所述之靜電放電保護電路，其中該電晶體堆疊與該靜電放電鉗位器之間的一節點在非靜電放電操作期間耦接至一電壓源，且在一襯墊至接地靜電放電事件期間浮動。
  12. 一種靜電放電保護電路，包含： 一第一電晶體，耦接至一襯墊； 一第二電晶體，耦接於該第一電晶體與一接地之間； 一第一開關，耦接至該第一電晶體的一閘極；及 一第二開關，耦接至該第二電晶體的一閘極。
  13. 如請求項12所述之靜電放電保護電路，其中該第一開關及該第二開關具有一電阻器-電容器時間常數，該電阻器-電容器時間常數小於一非靜電放電事件之一電阻器-電容器時間常數且大於一靜電放電事件的一電阻器-電容器時間常數。
  14. 如請求項12所述之靜電放電保護電路，進一步包含耦接於該第一電晶體之該閘極與該襯墊之間的一第一寄生電容及耦接於該第二電晶體之該閘極與該襯墊之間的一第二寄生電容。
  15. 如請求項12所述之靜電放電保護電路，其中該第一開關及該第二開關中的每一者為一N型金屬氧化物半導體電晶體。
  16. 如請求項12所述之靜電放電保護電路，進一步包含： 耦接於該第一開關與該接地之間的一電晶體堆疊及一靜電放電鉗位器。
  17. 如請求項12所述之靜電放電保護電路，進一步包含： 一接低單元，其耦接於該第二開關與該接地之間。
  18. 如請求項17所述之靜電放電保護電路，其中該接低單元包含一第三電晶體，該第三電晶體的一汲極耦接至該第二開關，該第三電晶體的一源極耦接至該接地，且該第三電晶體的一閘極耦接至一電力軌。
  19. 一種用於操作一靜電放電保護電路的方法，包含： 在耦接至一第一電晶體的一襯墊處接收一靜電放電電壓， 啟用耦接至該第一電晶體的一電晶體堆疊及耦接至該電晶體堆疊的一靜電放電鉗位器； 經由該電晶體堆疊與靜電放電鉗位器使與該靜電放電電壓相關聯的一第一電流放電；及 誘發通過該第一電晶體及耦接至該第一電晶體之一第二電晶體的一基板的一第二電流。
  20. 如請求項19所述之方法，進一步包含： 使得該第一電晶體之一閘極的一電壓追蹤耦接至該靜電放電鉗位器的一接地之一電壓。
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