TW202007042A - 靜電放電保護電路 - Google Patents

Abstract

本發明提供一種靜電放電保護電路，用以保護耦接於一I/O(輸入/輸出)接合墊與一接地之間的一標的NMOS電晶體，包括：一第一放電裝置，設於該I/O接合墊與該接地之間，具有低於該NMOS電晶體的崩潰電壓之觸發導通電壓；一放電NMOS電晶體，耦接該接地與該標的NMOS電晶體的閘極；一第一PMOS電晶體連接該標的NMOS電晶體的閘極與一連接節點；以及一第一NMOS電晶體連接該連接節點與該接地。其中，該連接節點連接該放電NMOS電晶體的閘極，且該第一PMOS電晶體和該第一NMOS電晶體的閘極互相連接。

Description

靜電放電保護電路

本發明係有關於靜電放電保護電路，特別是使用一閘極電壓控制裝置，將一標的NMOS電晶體的閘極接地，以確保該NMOS電晶體在靜電放電事件發生時為關閉狀態。

隨著半導體製程技術的演進，將(雙極性電晶體(Bipolar transistor)、互補式金氧半場效電晶體(CMOS transistor)，以及擴散式金氧半場效電晶體(DMOS transistor)整合成一顆功率元件已是現有的趨勢。在上述BCD製程中，為了節省靜電放電保護電路的面積，通常會將PNP或NPN雙極性電晶體當作靜電放電保護元件，並且將上述靜電放電保護電路的觸發導通電壓(trigger-on voltage)調低於被保護元件，例如橫向雙擴散N型場效(LDNMOS)電晶體(Lateral Double-Diffused NMOS transistor)的崩潰電壓(breakdown voltage)。

然而，當靜電放電事件發生時，該被保護元件(例如LDNMOS電晶體)的閘極電壓會受到靜電放電的影響而不為0V。當該LDNMOS電晶體的閘極耦合有靜電放電電壓時，該LDNMOS電晶體會導通，使得靜電放電電流直接流過該LDNMOS電晶體，而直接損壞該LDNMOS電晶體。在上述狀態下，不管上述靜電保護電路的該觸發導通電壓有多低，都無法 保護該被導通的LDNMOS電晶體。

有鑑於此，本發明揭露一靜電放電保護電路，當靜電放電事件發生時，透過一閘極電壓控制裝置，將一標的NMOS電晶體的閘極接地，以確保該標的NMOS電晶體為關閉狀態。

依據本發明一實施例之靜電放電保護電路，用以保護耦接於一I/O(輸入/輸出)接合墊與一接地之間的一標的NMOS電晶體，包括：一第一放電裝置，設於該I/O接合墊與該接地之間，具有低於該NOMS電晶體的崩潰電壓之觸發導通電壓；以及一閘極電壓控制裝置，包括：一放電NMOS電晶體，耦接該接地與該標的NMOS電晶體的閘極；一第一PMOS電晶體連接該標的NMOS電晶體的閘極與一連接節點；以及一第一NMOS電晶體連接該連接節點與該接地。其中，該連接節點連接該放電NMOS電晶體的閘極，且該第一PMOS電晶體和該第一NMOS電晶體的閘極互相連接。當靜電放電事件發生且該標的NMOS電晶體的閘極上耦合有靜電放電電壓時，該第一PMOS電晶體導通，使該靜電放電電壓將該放電NMOS電晶體導通而將該NMOS電晶體的閘極接地，以確保該NMOS電晶體為關閉狀態。

如上所述之靜電放電保護電路，更包括一溯高電路(trace-high circuit)，包括：一第二PMOS電晶體，連接於一電源節點與一第一輸出節點TH；以及一第三PMOS電晶體，連接於該標的NMOS電晶體的閘極與該第一輸出節點。其中，該 第一輸出節點耦接該第一PMOS電晶體的基體極；該第二PMOS電晶體的閘極連接該標的NMOS電晶體的閘極，該第三PMOS電晶體的閘極連接該電源節點。

如上所述之靜電放電保護電路，更包括一電壓箝制裝置，至少包括一電阻器具有第一端和第二端，該電阻器的第一端連接該電源節點，該電阻器的第二端耦接該第一PMOS電晶體的閘極；以及一電容器具有第一端和第二端，該電容器的第一端直接連接該電阻器的第二端，該電容器的第二端連接該接地。

如上所述之靜電放電保護電路，更包括由偶數個緩衝器串聯連接而成的一緩衝裝置；其中，該緩衝裝置的輸入端連接該電阻器的第二端，該緩衝裝置的輸出端連接該第一PMOS和第一NMOS電晶體的閘極。該緩衝裝置中的每個緩衝器的電源輸入端耦接該溯高電路的該第一輸出節點。

如上所述之靜電放電保護電路，更包括一傳輸閘(transmission gate)，包括一第二NMOS電晶體，連接於一訊號節點與一第二輸出節點；一第四PMOS電晶體，連接於該訊號節點與該第二輸出節點；以及一反相器，具有一輸入端及一輸出端。其中，該第二輸出節點耦接該標的NMOS電晶體的閘極；該第二NMOS電晶體的基體極連接接地，該第四PMOS電晶體的基體極連接該電源節點；該第二NMOS電晶體的閘極連接該反相器的輸入端，該第四PMOS電晶體的閘極連接該反相器的輸出端。

100‧‧‧靜電放電保護電路

102‧‧‧I/O接合墊

104‧‧‧第一放電裝置

106‧‧‧標的NMOS電晶體

108‧‧‧閘極電壓控制裝置

110‧‧‧放電NMOS電晶體

112‧‧‧第一PMOS電晶體

114‧‧‧第一NMOS電晶體

D1、D2‧‧‧二極體

G0‧‧‧標的NMOS電晶體106的閘極

G1‧‧‧放電NMOS電晶體110的閘極

G3‧‧‧第一PMOS電晶體112的閘極

TH‧‧‧第一輸出節點

C‧‧‧連接節點

200‧‧‧溯高電路

202‧‧‧第二PMOS電晶體

204‧‧‧第三PMOS電晶體

Pr‧‧‧電源節點

300‧‧‧電壓箝制裝置

302(R1)‧‧‧電阻器

304(C1)‧‧‧電容器

306‧‧‧第五PMOS電晶體

308‧‧‧第三NMOS電晶體

310‧‧‧第四NMOS電晶體

C2‧‧‧第二連接節點

D3‧‧‧二極體

G2‧‧‧節點

400‧‧‧緩衝裝置

402、404‧‧‧緩衝器

500‧‧‧傳輸閘

502‧‧‧第二NMOS電晶體

504‧‧‧第四PMOS電晶體

506‧‧‧反相器

S‧‧‧訊號節點

C3‧‧‧第三輸出節點

第1圖為本揭露實施例之靜電放電保護電路示意圖；第2圖為本揭露實施例靜電放電保護電路之溯高電路(trace-high circuit)示意圖；第3圖為本揭露實施例靜電放電保護電路之電壓箝制裝置示意圖；第4圖為本揭露實施例靜電放電保護電路之緩衝裝置示意圖；第5圖為本揭露實施例靜電放電保護電路之傳輸閘(transmission gate)示意圖。

第1圖為本揭露實施例之靜電放電保護電路示意圖。如第1圖所示，靜電放電保護電路100，用以保護耦接於I/O接合墊102與一接地之間的一標的NMOS電晶體106。該靜電放電保護電路100包括：該I/O(輸入/輸出)接合墊102、一第一放電裝置104、以及一閘極電壓控制裝置108。其中，該閘極電壓控制裝置108包括一放電NMOS電晶體110、一第一PMOS電晶體112，以及一第一NMOS電晶體114。二極體D1為該標的NMOS電晶體內部源極-汲極之間的一寄生二極體。第一放電裝置104，設置於I/O接合墊102與該接地之間，包括二極體D2，其中二極體D2具有低於標的NMOS電晶體106的崩潰電壓(breakdown voltage)之觸發導通電壓(trigger-on voltage)。靜電放電事件發生時，靜電由I/O接合墊102進到該靜電放電保護電路100，若該標的NMOS電晶體106為完全關閉的狀態下，靜電 會經由第一放電裝置104，作為放電的路徑，故靜電放電電流不會流經該標的NMOS電晶體106。因此本發明利用該閘極電壓控制裝置108來確保標的NMOS電晶體106在靜電放電過程中為完全關閉的狀態。

在該閘極電壓控制裝置108中，該放電NMOS電晶體110耦接該接地與該標的NMOS電晶體106的閘極(標示為G0)。該第一PMOS電晶體112耦接該標的NMOS電晶體106的閘極G0與一連接節點C；以及該第一NMOS電晶體114連接該連接節點C與該接地。其中，該連接節點C連接該放電NMOS電晶體110的閘極(標示為G1)，且該第一PMOS電晶體112和該第一NMOS電晶體114的閘極互相連接(標示為G3)。當靜電放電事件發生且該標的NMOS電晶體106的閘極(G0)上耦合有靜電放電電壓時，使得該第一PMOS電晶體112開啟，該第一NMOS電晶體114關閉，於該標的NMOS電晶體106閘極(G0)上所耦合的該靜電放電電壓，經由該第一PMOS電晶體112，而被傳導至該連接節點C，促使該放電NMOS電晶體110的閘極(G1)的電壓為高準位，該放電NMOS電晶體110因此導通，進而將該標的NMOS電晶體106的閘極(G0)接地，進而確保該標的NMOS電晶體106為關閉狀態，避免有靜電放電電流流過該標的NMOS電晶體106。

第2圖為本揭露實施例之溯高電路(trace-high circuit)示意圖。本揭露實施例之靜電放電保護電路100可更包括如第2圖所示的溯高電路200。該溯高電路200包括一第二PMOS電晶體202，以及一第三PMOS電晶體204。該第二PMOS 電晶體202連接於一電源節點Pr與一第一輸出節點TH；以及該第三PMOS電晶體204連接於該標的NMOS電晶體106的閘極(G0)與該第一輸出節點TH。其中，該第一輸出節點TH耦接該第一PMOS電晶體112的基體極(body)；該第二PMOS電晶體202的閘極連接該標的NMOS電晶體106的閘極，該第三PMOS電晶體204的閘極連接該電源節點Pr。在靜電放電事件發生時，若該電源節點Pr耦合的(靜電放電)電壓大於該標的NMOS電晶體106閘極(G0)的(靜電放電)電壓，則該溯高電路200的該第二PMOS電晶體202導通以將該電源節點Pr的電壓傳送至該第一輸出節點TH；若該電源節點Pr的電壓小於該標的NMOS電晶體106閘極(G0)的電壓，則該溯高電路200的該第三PMOS電晶體204導通以將該標的NMOS電晶體106閘極(G0)的電壓傳送至該第一輸出節點TH。藉由將該第一輸出節點TH耦接至該第一PMOS電晶體112的基體極，可避免第一PMOS電晶體112在靜電放電事件中受到基體效應(body effect)的影響。

第3圖為本揭露實施例之電壓箝制裝置示意圖。如第3圖所示，本揭露實施例之靜電放電保護電路100可以更包括一電壓箝制裝置300，包括一電阻器(R1)302、一電容器(C1)304、一第五PMOS電晶體306、一第三NMOS電晶體308，以及一第四NMOS電晶體310。電阻器302具有第一端和第二端，其第一端連接該電源節點Pr，其第二端耦接該第一PMOS電晶體112和該第一NMOS電晶體114的閘極(G3)。電容器304具有第一端和第二端，其第一端直接耦接該電阻器302的第二端，其第二端連接該接地。第五PMOS電晶體306連接該電源節 點Pr與一第二連接節點C2；第三NMOS電晶體308連接該第二連接節點C2與該接地；第四NMOS電晶體310耦接該接地與該電源節點Pr。其中，二極體D3為該第四NMOS電晶體310內部源極-汲極之間的一寄生二極體。當在一般工作狀態時(電源節點Pr有提供電壓時)，電阻器302的第二端的電壓為高準位，因此第五PMOS電晶體306關閉(OFF)，第三NMOS電晶體308導通(ON)，使得節點G2的電壓為低準位，而讓第四NMOS電晶體310關閉。因此在上述一般工作狀態時，該電壓箝制裝置300並不影響電路的正常運作。但當靜電放電事件發生時(例如靜電放電電壓瞬間出現在電源節點Pr時)，由於電容器304兩端的電壓並不會瞬間改變，故電阻器第二的電壓可保持在0V，使得第五PMOS電晶體306開啟導通，於該電源節點Pr上所耦合的靜電放電電壓傳導至節點G2，使得節點G2的電壓為高準位，將第四NMOS電晶體310導通開啟，而將該靜電放電電流導通至該接地。此外，藉由將電阻器302的第二端耦接至該第一PMOS電晶體112的閘極(G3)，可確保在靜電放電事件發生時的當下，閘極G3的電壓為0V，使得第1圖的第一PMOS電晶體112與放電NMOS電晶體110開啟，而將該標的NMOS電晶體106的閘極(G0)連接至該接地。

第4圖為本揭露實施例之緩衝裝置示意圖。如第4圖所示，本揭露實施例之靜電放電保護電路100更包括一緩衝裝置400，係由一個緩衝器構成、或多個緩衝器串聯連接而成；且每個緩衝器亦可由偶數個反相器串聯連接而成。舉例來說，在第4圖中，緩衝裝置400包括由2個反相器(402、404)串聯連接 所構成的一個緩衝器，但是本發明並非限定於此。其中該緩衝裝置400的輸入端連接第3圖電壓箝制裝置300的該電阻器302的第二端，該緩衝裝置400的輸出端連接第1圖第一PMOS電晶體112與第一NMOS電晶體114的閘極(G3)。該緩衝裝置400中的緩衝器的電源輸入端(亦即反相器402、404的電源輸入端)係耦接第2圖的該溯高電路200的該第一輸出節點TH。在靜電放電事件時，該溯高電路200的該第一輸出節點TH的輸出電壓可以提供緩衝裝置400運作之所需。緩衝裝置400係用以增加耦合至第一PMOS電晶體112的閘極(G3)的靜電放電電壓的上升或下降邊緣的斜率，使得閘極電壓控制裝置108對標的NMOS電晶體106閘極接地的控制更為靈敏。

第5圖為本揭露實施例之傳輸閘(transmission gate)示意圖。如第5圖所示，本揭露實施例之靜電放電保護電路100更包括一傳輸閘500，包括一第二NMOS電晶體502，連接於一訊號節點(S)與第三輸出節點(C3)；一第四PMOS電晶體504，連接於該訊號節點(S)與該第三輸出節點(C3)；以及一反相器506，具有一輸入端及一輸出端。其中，該第三輸出節點(C3)耦接第1圖該標的NMOS電晶體106的閘極(端點G0)；該第四PMOS電晶體504的基體極連接該電源節點Pr；該第二NMOS電晶體502的閘極連接該反相器506的輸入端、並且連接該第一PMOS電晶體112與該第一NMOS電晶體114的閘極(G3)；此外，該第四PMOS電晶體504的閘極連接該反相器506的輸出端。該傳輸閘500依據該第一PMOS電晶體112與該第一NMOS電晶體114的閘極(G3)的電壓為高準位或低準位，以判斷是否切斷該 訊號節點(S)與該標的NMOS電晶體106的閘極之間的連接。舉例來說，當在一般工作狀態時，閘極G3的電壓為邏輯高準位，因此第二NMOS電晶體502開啟，閘極G3的電壓經過反相器506後，成為邏輯低準位，使得第四PMOS電晶體504開啟，因此訊號節點(S)與該標的NMOS電晶體106的閘極之間為導通狀態，而不影響正常的運作。當靜電放電事件發生時，閘極G3為邏輯低準位，因此第二NMOS電晶體502關閉，閘極G3的電壓經過反相器506後，成為邏輯高準位，使得第四PMOS電晶體504關閉，因此切斷了訊號節點(S)與該標的NMOS電晶體106的閘極之間的連接，用以保護該訊號節點(S)不受在該標的NMOS電晶體106的閘極上所耦合的靜電放電電壓的影響。

雖然本發明的實施例如上述所描述，我們應該明白上述所呈現的只是範例，而不是限制。依據本實施例上述示範實施例的許多改變是可以在沒有違反發明精神及範圍下被執行。因此，本發明的廣度及範圍不該被上述所描述的實施例所限制。更確切地說，本發明的範圍應該要以以下的申請專利範圍及其相等物來定義。

100‧‧‧靜電放電保護電路

102‧‧‧I/O接合墊

104‧‧‧第一放電裝置

106‧‧‧標的NMOS電晶體

108‧‧‧閘極電壓控制裝置

110‧‧‧放電NMOS電晶體

112‧‧‧第一PMOS電晶體

114‧‧‧第一NMOS電晶體

D1、D2‧‧‧二極體

G0‧‧‧標的NMOS電晶體106的閘極

G1‧‧‧放電NMOS電晶體110的閘極

G3‧‧‧第一PMOS電晶體112的閘極

TH‧‧‧第一輸出節點

C‧‧‧連接節點

Claims (5)

1. 一種靜電放電保護電路，用以保護耦接於一I/O(輸入/輸出)接合墊與一接地之間的一標的NMOS電晶體，包括：一第一放電裝置，設於該I/O接合墊與該接地之間，具有低於該標的NOMS電晶體的崩潰電壓之觸發導通電壓；以及一閘極電壓控制裝置，包括：一放電NMOS電晶體，耦接該接地與該標的NMOS電晶體的閘極；一第一PMOS電晶體連接該標的NMOS電晶體的閘極與一連接節點；以及一第一NMOS電晶體連接該連接節點與該接地；其中，該連接節點連接該放電NMOS電晶體的閘極，且該第一PMOS電晶體和該第一NMOS電晶體的閘極互相連接；當靜電放電事件發生且該標的NMOS電晶體的閘極上耦合有靜電放電電壓時，該第一PMOS電晶體導通，使該靜電放電電壓將該放電NMOS電晶體導通而將該標的NMOS電晶體的閘極接地，以確保該標的NMOS電晶體為關閉狀態。
2. 如申請專利範圍第1項所述之靜電放電保護電路，更包括一溯高電路(trace-high circuit)，包括：一第二PMOS電晶體，連接於一電源節點與一第一輸出節點；以及一第三PMOS電晶體，連接於該標的NMOS電晶體的閘極與該第一輸出節點；其中，該第一輸出節點耦接該第一PMOS電晶體的基體極； 該第二PMOS電晶體的閘極連接該標的NMOS電晶體的閘極，該第三PMOS電晶體的閘極連接該電源節點。
3. 如申請專利範圍第2項所述之靜電放電保護電路，更包括：一電壓箝制裝置，至少包括：一電阻器具有第一端和第二端，該電阻器的第一端連接該電源節點，該電阻器的第二端耦接該第一PMOS電晶體與該第一NMOS電晶體的閘極；以及一電容器具有第一端和第二端，該電容器的第一端直接連接該電阻器的第二端，該電容器的第二端連接該接地。
4. 如申請專利範圍第3項所述之靜電放電保護電路，更包括由：一個緩衝器或多個緩衝器串聯連接而成的一緩衝裝置；其中，該緩衝裝置的輸入端連接該電阻器的第二端，該緩衝裝置的輸出端連接該第一PMOS和第一NMOS電晶體的閘極；該緩衝裝置中的每個緩衝器的電源輸入端耦接該溯高電路的該第一輸出節點。
5. 如申請專利範圍第4項所述之靜電放電保護電路，更包括一傳輸閘(transmission gate)，包括：一第二NMOS電晶體，連接於一訊號節點與一第二輸出節點；一第四PMOS電晶體，連接於該訊號節點與該第二輸出節點；以及一反相器，具有一輸入端及一輸出端； 其中，該第二輸出節點耦接該標的NMOS電晶體的閘極；該第二NMOS電晶體的基體極連接接地，該第四PMOS電晶體的基體極連接該電源節點；該第二NMOS電晶體的閘極連接該反相器的輸入端、並且耦接該第一PMOS電晶體與該第一NMOS電晶體的閘極，該第四PMOS電晶體的閘極連接該反相器的輸出端。

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