CN103560779B

CN103560779B - 输入缓冲器

Info

Publication number: CN103560779B
Application number: CN201310151517.6A
Authority: CN
Inventors: 李永胜
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2013-01-30
Filing date: 2013-04-27
Publication date: 2017-11-24
Anticipated expiration: 2033-04-27
Also published as: TWI502892B; US8723581B1; TW201431289A; CN103560779A

Abstract

一种输入缓冲器，用以通过输入端接收输入信号且在输出端产生输出信号。此输入缓冲器包括输入电路以及电平移位电路。输入电路耦接输入端。输入电路接收输入信号以及根据输入信号来产生缓冲信号。电平移位电路耦接输入电路以及输出端。电平移位电路接收第一供应电压以及缓冲信号，且根据缓冲信号以及第一供应电压在输出端上产生输出信号。输入信号的第一高电平高于第一供电电压的电压电平。当输入信号处于第一高电平时，输入电路产生其电压电平介于输入信号的第一高电平与第一供电电压的电压电平之间的缓冲信号。

Description

输入缓冲器

技术领域

本发明涉及一种输入缓冲器，特别是涉及一种低功率消耗的输入缓冲器。

背景技术

在现今高阶的互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)工艺(例如28nm工艺)中，与先前的工艺(例如40nm工艺)比较起来，MOS晶体管的栅极氧化层崩溃电压(break-down voltage)较低。对于以高阶工艺来制造的元件而言，MOS晶体管的栅极与源极/漏极之间的电压差(Vgs或Vgd)需要维持低于1.8伏(V)。高电压元件无法以高阶工艺来制造。举例来说，3.3V元件无法以28nm工艺来制造。此外，在高阶的集成电路(integrated circuit，IC)中，期望使用较低的供应电压，例如1V，以节省功率。然而，一些周边元件或其他集成电路可能仍操作在高电压下，例如3.3V或2.5V。由周边元件或其他集成电路所产生的信号可能具有高电压电平。当设计来以低供应电压来工作的MOS晶体管接收到这些电压时，MOS则无法适当的操作，且这些MOS晶体管可能会被高电压电平所损坏。因此，期望提供一种电路来做为输入缓冲器，用以在集成电路的内部电路接收这些电压之前将高电压为电平转换为低电压电平。然而，现有的输入缓冲电路却具有导致漏电流的路径，这增加了功率消耗，且对于便携式装置而言是格外关键的。

发明内容

因此，期望提供一种输入缓冲器，当具有高电平的外部信号输入时，能避免漏电流的发生。

本发明提供一种输入缓冲器，用以通过输入端接收输入信号且在输出端产生输出信号。此输入缓冲器包括输入电路以及电平移位电路。输入电路耦接输入端。输入电路接收输入信号以及一第二供应电压，并根据输入信号以及该第二供应电压来产生缓冲信号。电平移位电路耦接输入电路以及输出端。电平移位电路接收第一供应电压以及缓冲信号，且根据缓冲信号以及第一供应电压在输出端上产生输出信号。输入信号的第一高电平高于第一供应电压的电压电平。当输入信号处于第一高电平时，输入电路产生其电压电平介于输入信号的第一高电平与第一供应电压的电压电平之间的缓冲信号，其中，该第二供应电压的电压电平介于该输入信号的该第一高电平与该第一供应电压的电压电平之间。

本发明还提供一种输入缓冲器，用以通过输入端接收输入信号且在输出端产生输出信号。此输入缓冲器包括第一晶体管以及电平移位电路。第一晶体管具有接收输入信号的控制电极、接收第一供电电压的输入电极、以及输出缓冲信号的输出电极。电平移位电路耦接第一晶体管的输出电极以及输出端。电平移位电路接收第二供应电压以及缓冲信号，且根据缓冲信号以及第二供应电压在输出端上产生输出信号。输入信号的第一高电平高于第一供应电压的电压电平以及第二供应电压的电压电平。第一供应电压的电压电平介于输入信号的第一高电平与第二供应电压的电压电平之间。

附图说明

图1表示根据本发明一实施例的输入缓冲器。

图2表示根据本发明另一实施例的输入缓冲器。

图3表示主要信号的波形。

附图符号说明

1～输入缓冲器；

10～输入电路；

11～电平移位电路；

C10～电容器；

GND～参考电压；

M1…M3～晶体管；

N10～节点；

OVDD～供应电压；

S10～缓冲信号；

SIN～输入信号；

SOUT～输出信号；

TIN～输入端；

TOUT～输出端；

VDD～供应电压。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。

图1是表示根据本发明实施例的输入缓冲器。参阅图1，输入缓冲器1具有输入端TIN以及输出端TOUT。输入缓冲器1可通过输入端TIN接收输入信号SIN，且根据输入信号SIN在输出端TOUT上产生输出信号SOUT。输出信号SOUT可由具有低操作电压的一集成电路的内部电路所接收。在一实施例中，输入缓冲器1可合并在集成电路内。输入信号SIN可处于高电平以及低电平，例如3.3V的高电平以及0V的低电平。在此实施例中，输入信号SIN可由集成电路的外部电路所产生，且此外部电路可以相异于输入缓冲器1的工艺来制造。输入缓冲器1包括输入电路10以及电平移位电路11。输入电路10耦接输入端TIN以接收输入信号SIN。输入电路10阻挡漏电流，且在节点N10上产生缓冲信号S10。电平移位电路11还接收供应电压VDD，换句话说，电平移位电路11是由供应电压VDD来供电。在此实施例中，输入信号SIN的高电平高于供应电压VDD的电压电平。举例来说，供应电压VDD的电压电平为1V，低于输入信号SIN的3.3V高电平。电平移位电路11耦接节点N10以接收缓冲信号S10。电平移位电路11对缓冲信号S10执行电平移位操作，以偏移或改变缓冲信号S10的电平，且根据此电平移位操作以及供应电压VDD而在输出端TOUT上产生输出信号SOUT给集成电路的内部电路。在此实施例中，这些内部电路的供应电压可与供应电压VDD相同，因此，所接收到的输出信号SOUT适合内部电路的操作。

在此实施例中，当输入信号SIN由例如0V的低电平切换为例如3.3V的高电平时，在节点N10上的缓冲信号S10的电平通过耦接在输入端TIN与节点N10之间的电容器的耦合效应而被拉高。电平移位电路11接着根据具有拉高电平的缓冲信号S10来产生具有低电平的输出信号SOUT，即输出信号SOUT与缓冲信号S10互为反向。此外，当输入信号SIN处于高电平3.3V时，输入电压10可产生其电压电平在输入信号SIN的高电平3.3V与供应电压VDD的电压电平(1V)之间的缓冲信号S10，且不论缓冲信号S10的实际电压电平为何，电平移位电路11输出具有低电平的输出信号SOUT。在一实施例中，当输入信号SIN处于高电平3.3V时，输入电路10产生其电压电平等于在输入信号SIN的高电平3.3V与供应电压VDD的电压电平1V之间的电平1.8V的缓冲信号S10。

当输入信号SIN由高电平3.3V切换为低电平0V时，在节点N10上的缓冲信号S10的电平通过耦接在输入端TIN与节点N10之间的电容器的耦合效应而被至低电平。电平移位电路11接着根据供应电压VDD以及具有拉低电平的缓冲信号S10来产生具有高电平的输出信号SOUT。之后，缓冲信号S10维持在低电平且电平移位电路10输出具有高电平的输出信号SOUT，直到输入信号SIN再次由低电平0V切换为高电平3.3。缓冲信号S10为低电平时的实际电压电平可根据上述电容器的电容值以及输入信号SIN与缓冲信号S10的高电平来决定。

在一实施例中，上述耦接在输入端TIN与节点N10之间的电容器可以是形成在输入电路10的寄生电容。在另一实施例中，上述耦接在输入端TIN与节点N10之间的电容器可以是一个实体电容元件。

根据图1的实施例，输入缓冲器1具有高电压容忍度。当输入信号SIN具有高电平3.3V时，输入缓冲器1可将输入信号SIN转换为具有其高电平为1V的输出信号SOUT给以高阶CMOS工艺(例如28nm工艺)来制造的后端元件或集成电路。此外，由于耦接在输入端TIN与输入电路10的内节点N10之间的电容器的配置，在供应电压VDD与输入端TIN之间则没有直接连通的漏电流路径。

图2是表示输入电路10以及电平移位电路11的详细架构。图3是表示输入信号SIN、缓冲信号S10、以及输出信号SOUT的波形。参阅图2，输入电路10包括金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管M1。电平移位电路11包括由MOS晶体管M2与M3所组成的反向器。MOS晶体管M1-M3中的每一个具有控制电极、输入电极、以及输出电极。在此实施例中，MOS晶体管M1与M3是以NMOS晶体管来实现，且一个MNOS晶体管的栅极、漏极、以及源极分别作为MOS晶体管M1与M3每一个的控制电极、输入电极、以及输出电极。此外，在此实施例中，MOS晶体管M2是以PMOS晶体管来实现，且一个PNOS晶体管的栅极、源极、以及漏极分别作为MOS晶体管M2的控制电极、输入电极、以及输出电极。

NMOS晶体管M1的栅极耦接输入端TIN，其漏极耦接用来对输入电路10进行供电的供应电压OVDD，且其源极耦接节点N10。PMOS晶体管M2的栅极耦接节点N10，其源极耦接供电电压VDD，且其漏极耦接输出端TOUT。PMOS晶体管M3的栅极耦接节点N10，其漏极耦接输出端TOUT，且其源极耦接参考电压GND。在此实施例中，参考电压GND提供具有电平0V的等效电压电平。参阅图2，输入电路10还包括电容器C10。电容器C10作为前述耦接于输入端TIN与节点N10之间的电容器。在一实施例中，电容器C10可以是NMOS晶体管M1的栅-源极寄生电容(Cgs)。在另一实施例中，电容器C10可以是一实体电容器元件。

参阅图2与图3，当输入信号SIN由低电平0V切换为高电平3.3V时，NMOS晶体管M1导通，且缓冲信号S10通过导通的NMOS晶体管M1而维持在由供应电压OVDD所决定的电平上，此外，在节点N10上的缓冲信号S10的电平通过电容器C10耦合效应而被拉高以导通NMOS晶体管M3并关闭PMOS晶体管M2。如此一来，通过导通的NMOS晶体管M3，输出信号SOUT根据参考电压GND而处于低电平0V。在此实施例中，供应电压OVDD的电压电平介于输入信号SIN的高电平(例如3.3V)与供应电压VDD的电压电平(例如1V)之间，例如电平1.8V，因此，在此时，缓冲信号S10处于电平1.8V。根据具有电平1.8V的缓冲信号S10，PMOS晶体管M2维持关闭，且NMOS晶体管M3维持导通。因此，输出信号SOUT可维持在低电平0V。

当输入信号SIN由高电平3.3V切换为低电平0V时，虽然NMOS晶体管M1关闭，但在节点N10上的缓冲信号S10的电平通过电容器C10的耦合效应而被拉至低电平，以导通PMOS晶体管M2并关闭NMOS晶体管M3。如此一来，通过导通的PMOS晶体管M2，输出信号SOUT根据供应电压VDD而处于高电平1V。之后，缓冲信号S10维持在低电平，直到输入信号SIN再次由低电平0V切换为高电平3.3V。在此实施例中，当输入信号SIN由高电平3.3V切换为低电平0V时，缓冲信号S10被拉至约为-0.2V的电平，且接着维持在低电平-0.2V直到输入信号SIN再次由低电平0V切换为高电平3.3V。缓冲信号S10的低电平的实际电压电平可藉由设计电容器C10的电容值以及供应电压OVDD来调整。供应电压OVDD可设计为介于输入信号SIN的高电平与供应电压VDD之间的任何值。

根据上述图2的实施例，由于在输入电路10中电容器C10阻止了在供电电压VDD与输入端TIN之间的直接连接，因此在供电电压VDD与输入端TIN之间不具有漏电流路径，这可减少功率消耗。

此外，在一实施例中，晶体管M1-M3可以高阶CMOS工艺(例如28nm工艺)来制造。当输入信号SIN处于高电平3.3V且在节点N10上的缓冲信号S10具有例如1.8V的电平时，介于NMOS晶体管M1的栅极与漏极之间的电压差(栅-漏极电压，Vgd)等于1.5V(3.3V-1.8V)，其不大于由28nm工艺所规范的预设栅极氧化崩溃电压1.8V，使得NMOS晶体管M1不会受到具有高电平3.3V的输入电压SIN所损坏。此外，根据上述，当输入信号SIN处于高电平3.3V时，缓冲信号S10处于1.8V的电平。因此，当输入信号SIN处于高电平3.3V时，在PMOS晶体管M2的栅极与漏极间的的电压差(栅-漏极电压，Vgd)等于0.8V(1.8V-1V)，且在NMOS晶体管M3的栅极与漏极间的的电压差(栅-漏极电压，Vgd)等于1.8V(1.8V-0V)。晶体管M2与M3的栅-漏极电压都不大于由28nm工艺所规范的预设栅极氧化崩溃电压1.8V，使得晶体管M2与M3不会受到具有高电平3.3V的输入电压SIN所损坏。如此一来，本发明所提供的输入缓冲器1对于输入信号SIN具有高电压容忍度。

综上所述，本发明揭示了一种输入缓冲器，其防止在高阶工艺中的漏电流以及栅极氧化层崩溃。藉由避开在供电电压与输入端之间的直接连通的漏电流路径，可消除漏电流且可减少功率消耗。此外，藉由设计供电电压，在元件中的电压差可小心地受到控制，且可防止栅极氧化层崩溃。

本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域的技术人员，在不脱离本发明的精神和范围的前提下，可做些许的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims

1.一种输入缓冲器，用以通过一输入端接收一输入信号且在一输出端产生一输出信号，包括：

一输入电路，耦接该输入端，接收该输入信号以及一第二供应电压，并根据该输入信号以及该第二供应电压来产生一缓冲信号，其中该输入电路包括：一电容器，耦接于该输入端与一电平移位电路之间；以及

该电平移位电路，耦接该输入电路以及该输出端，接收一第一供应电压以及该缓冲信号，且根据该缓冲信号以及该第一供应电压在该输出端上产生该输出信号；

其中，该输入信号的一第一高电平高于该第一供应电压的电压电平；以及

其中，当该输入信号处于该第一高电平时，该输入电路产生其电压电平介于该输入信号的该第一高电平与该第一供应电压的电压电平之间的该缓冲信号，

其中，该第二供应电压的电压电平介于该输入信号的该第一高电平与该第一供应电压的电压电平之间，

其中，该输入电路以及该电平移位电路中各晶体管的栅极与源极/漏极之间的电压差低于高阶工艺栅极氧化层崩溃电压1.8V。

2.如权利要求1所述的输入缓冲器，其中，该输入电路包括：

一晶体管，具有接收该输入信号的控制电极、接收该第二供应电压的输入电极、以及耦接该电平移位电路的输出电极。

3.如权利要求2所述的输入缓冲器，其中，当该输入信号处于该第一高电平时，该输入电路产生其电压电平为该第二供应电压的电压电平的该缓冲信号。

4.如权利要求1所述的输入缓冲器，其中，该电平移位电路包括：

一反向器，当该输入信号处于一第一低电平时产生具有一第二高电平的该输出信号，且当该输入信号处于该第一高电平时产生具有一第二低电平的该输出信号；

其中，该输出信号的该第二高电平低于该输入信号的该第一高电平。

5.如权利要求1所述的输入缓冲器，其中，该电平移位电路包括：

一第一晶体管，具有耦接该输入电路的控制电极、接收该第一供应电压的输入电极、以及耦接该输出端的输出电极；以及

一第二晶体管，具有耦接该输入电路的控制电极、耦接该输出端的输入电极、以及耦接一参考电压的输出电极。

6.如权利要求1所述的输入缓冲器，其中，当该输入信号由该第一高电平切换为一第一低电平时，该缓冲信号的电压电平通过该电容器而拉低。

7.如权利要求6所述的输入缓冲器，其中，该电容器为该输入电路的一寄生电容。

8.如权利要求6所述的输入缓冲器，其中，该电容器为一实体电容器元件。

9.一种输入缓冲器，用以通过一输入端接收一输入信号且在一输出端产生一输出信号，包括：

一第一晶体管，具有接收该输入信号的控制电极、接收一第一供应电压的输入电极、以及输出一缓冲信号的输出电极；

一电平移位电路，耦接该第一晶体管的输出电极以及该输出端，接收一第二供应电压以及该缓冲信号，且根据该缓冲信号以及该第二供应电压在该输出端上产生该输出信号；以及

一电容器，耦接于该输入端与该电平移位电路之间；

其中，该输入信号的一第一高电平高于该第一供应电压的电压电平以及该第二供应电压的电压电平，且该第一供应电压的电压电平介于该输入信号的该第一高电平与该第二供应电压的电压电平之间，

其中，该第一晶体管以及该电平移位电路中的各晶体管的栅极与源极/漏极之间的电压差低于高阶工艺栅极氧化层崩溃电压1.8V。

10.如权利要求9所述的输入缓冲器，其中，该电平移位电路包括：

11.如权利要求9所述的输入缓冲器，其中，该电平移位电路包括：

一第二晶体管，具有耦接该第一晶体管的输出电极的控制电极、接收该第二供应电压的输入电极、以及耦接该输出端的输出电极；以及

一第三晶体管，具有耦接该第一晶体管的输出电极的控制电极、耦接该输出端的输入电极、以及耦接一参考电压的输出电极。

12.如权利要求11所述的输入缓冲器，其中，该第二晶体管为P型晶体管，且该第三晶体管为N型晶体管。

13.如权利要求9所述的输入缓冲器，其中，当该输入信号由该第一高电平切换为一第一低电平时，该缓冲信号的电压电平通过该电容器而拉低。

14.如权利要求13所述的输入缓冲器，其中，该电容器为输入电路的一寄生电容。

15.如权利要求13所述的输入缓冲器，其中，该电容器为一实体电容器元件。

16.如权利要求9所述的输入缓冲器，其中，该第一晶体管为N型晶体管。