KR101723638B1 - 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터 - Google Patents

다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터 Download PDF

Info

Publication number
KR101723638B1
KR101723638B1 KR1020160032798A KR20160032798A KR101723638B1 KR 101723638 B1 KR101723638 B1 KR 101723638B1 KR 1020160032798 A KR1020160032798 A KR 1020160032798A KR 20160032798 A KR20160032798 A KR 20160032798A KR 101723638 B1 KR101723638 B1 KR 101723638B1
Authority
KR
South Korea
Prior art keywords
oscillator
frequency
multiplexer
cell
signal
Prior art date
Application number
KR1020160032798A
Other languages
English (en)
Inventor
문규
김성진
최원용
허강인
Original Assignee
한림대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한림대학교 산학협력단 filed Critical 한림대학교 산학협력단
Priority to KR1020160032798A priority Critical patent/KR101723638B1/ko
Application granted granted Critical
Publication of KR101723638B1 publication Critical patent/KR101723638B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

CMOS 프랙탈(fractal) 오실레이터가 개시된다. 본 발명에 따른 CMOS 프랙탈 오실레이터는, 제1 주파수 신호, 제2 주파수 신호 및 선택입력 신호를 입력받는 다중화기; 및 상기 다중화기에서 출력된 신호를 입력 신호로 받는 오실레이터를 포함하고, 상기 제1 주파수 신호는 상기 다중화기에 입력되기 전에 1개의 인버터를 통과하며, 상기 제2 주파수 신호는 상기 다중화기에 입력되기 전에 직렬로 연결된 3개의 인버터들을 통과하며, 상기 다중화기는 논리적으로 3개의 NAND 게이트 및 1개의 인버터 게이트로 표현이 가능하고, 상기 오실레이터는, 프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 하나 이상의 인버터가 배치되고, 하나의 셀의 각 노드에서의 위상 차이는 ⅓π이며, 상기 오실레이터의 출력 신호를 발생하도록 설정될 수 있다.

Description

다중화기를 이용한 주파수편이변조 방식의 CMOS 프랙탈 오실레이터{A Fractal Ring-Oscillator Using a Frequency-Shift Keying Modulation Technique}
본 발명은 링 오실레이터(Ring OSC)에 관한 것이다. 더욱 상세하게는 본 발명은 다중화기를 이용한 주파수편이변조 방식의 CMOS 프랙탈 오실레이터에 관한 것이다.
본 발명에 따르는 경우, 오실레이터에서 발생하는 지터(jitter) 현상 및 클럭 스큐(clock skew) 현상을 줄일 수 있다.
또한, 인버터(invertor)를 이용한 프랙탈(fractal) 구조의 오실레이터 회로는 CMOS(Complementary Metal-Oxide Semiconductor)를 이용하여 사이즈를 줄일 수 있으며, 프랙탈 구조와 인버터의 특성에 의해서 지터 현상 및 클럭 스큐 현상을 감소시켜 성능이 우수한 오실레이터를 설계할 수 있다.
또한, 인버터를 이용한 프랙탈 구조의 오실레이터에 다중화기(Multiplexer)를 추가하여 서로 다른 두 개의 주파수를 발생시키는 오실레이터를 설계할 수 있으며, 서로 다른 두 개의 주파수 중에서 하나의 주파수를 선택함으로써, 안정된 주파수를 출력할 수 있다.
오실레이터(oscillator) 회로는 안정적인 발진 주파수를 발생하는데 일부 문제점을 가지고 있다. 종래의 오실레이터 회로는 그 사이즈가 커짐에 따라 주파수가 순간적으로 흔들리는 지터(jitter) 현상, 위상이 지연되는 클럭 스큐(clock skew) 현상 등이 발생하였다.
링 타입의 오실레이터는 효율이 좋고 넓은 주파수 범위를 가지며 작은 면적을 차지하는 장점이 있어 클락 생성 회로로서 널리 사용되고 있다. 링 오실레이터의 발진 주파수는 보통 하기의 수학식 1에 따라 계산이 가능하다.
Figure 112016026303061-pat00001
여기서 N은 지연 셀의 개수를 나타내며, td는 하나의 지연 셀이 가지는 지연 시간을 의미한다. 링 오실레이터의 발진 주파수는 N에 반비례하기 때문에 많은 지연 스테이지를 쓰는 경우, 동작 신뢰도와 면적 등에 있어서 한계가 존재한다.
또한 종래의 GHz 급의 고속 클럭 주파수를 발생하고 분배하는 회로에서 안정성은 성능에 상당히 주요한 요인이 되지만, 인버터만을 이용한 오실레이터는 없고, 또한 프랙탈 구조로 설계되어 고속의 클럭 주파수를 발생시키는 오실레이터의 개발이 요구되고 있다.
본 발명의 목적은, 상기한 문제점을 해결하기 위하여 안출된 것으로, 안정적인 CMOS 프랙탈 오실레이터를 설계하는 것을 목적으로 한다.
또한, 본 발명에 따를 경우, 순간적으로 불안정한 주파수가 발생하는 지터 현상 및 위상 지연이 발생하는 클럭 스큐 현상을 줄일 수 있다.
본 발명이 이루고자 하는 기술적 과제(목적)들은 이상에서 언급한 기술적 과제(목적)들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제(목적)들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 CMOS 프랙탈 오실레이터는, 제1 주파수 신호, 제2 주파수 신호 및 선택입력 신호를 입력받는 다중화기; 및 상기 다중화기에서 출력된 신호를 입력 신호로 받는 오실레이터를 포함하고, 상기 제1 주파수 신호는 상기 다중화기에 입력되기 전에 1개의 인버터를 통과하며, 상기 제2 주파수 신호는 상기 다중화기에 입력되기 전에 직렬로 연결된 3개의 인버터들을 통과하며, 상기 다중화기는 3개의 NAND 게이트 및 1개의 인버터 게이트로 구성되고, 상기 오실레이터는, 프랙탈(fractal) 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 하나 이상의 인버터가 배치되고, 하나의 셀의 각 노드에서의 위상 차이는 ⅓π이며, 상기 오실레이터의 출력 신호를 발생하도록 설정될 수 있다.
또한, 상기 오실레이터는, 서로 다른 크기의 셀 범위를 가지는 프랙탈 구조로 설계될 수 있다.
또한, 상기 오실레이터는 주파수 변위 변조(Frequency Shift Keying) 방식을 이용하여 변조할 수 있다.
또한, 상기 오실레이터는, 상기 프랙탈 구조 내부에서 변형되는 셀의 범위에 따라서 출력 주파수가 바뀔 수 있다.
바람직하게는, 상기 프랙탈 구조 내부에서 변형되는 셀이 많아질수록 출력 주파수가 낮아질 수 있다.
또한, 상기 오실레이터는, GHz급 주파수에서 동작될 수 있다.
본 발명의 다른 일 실시예에 따른 발진 제어 방법은, 제1 주파수 신호, 제2 주파수 신호 및 선택입력 신호를 다중화기에서 입력받는 단계; 상기 다중화기에서 출력된 신호를 오실레이터에서 입력받는 단계;를 포함하고, 상기 제1 주파수 신호는 상기 다중화기에 입력되기 전에 1개의 인버터를 통과하며, 상기 제2 주파수 신호는 상기 다중화기에 입력되기 전에 직렬로 연결된 3개의 인버터들을 통과하며, 상기 다중화기는 3개의 NAND 게이트 및 1개의 인버터 게이트로 구성되고, 상기 오실레이터는, 프랙탈(fractal) 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 하나 이상의 인버터가 배치되고, 하나의 셀의 각 노드에서의 위상 차이는 ⅓π이며, 상기 오실레이터의 출력 신호를 발생하도록 설정될 수 있다.
본 발명은 이하와 같은 효과가 있다.
본 발명에 따르면, 동일한 β값을 가지는 트랜지스터를 이용하여 서로 다른 2개의 주파수 중에서 하나의 일정한 주파수를 선택적으로 출력시킬 수 있다.
본 발명에 따르면, 인버터만을 이용하여 프랙탈 구조로 설계하여 고속의 클럭 주파수를 발생시킬 수 있다.
본 발명에 따르면, 프랙탈 구조 내부의 하나의 셀의 회로 구성의 변형만으로도 서로 다른 두 개의 고속 주파수를 발생시키고, 이를 선택적으로 사용할 수 있는 유리한 효과가 있다.
도 1은 본 발명에 따른 CMOS를 이용한 프랙탈 구조를 나타낸 도면이다.
도 2는 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 오실레이터에서 주파수를 발생시키는 과정을 나타낸 순서도이다.
도 3은 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 확장된 구조를 나타낸 도면이다.
도 4는 본 발명에 따른 CMOS를 이용한 프랙탈 구조에서의 인버터를 나타낸 도면이다.
도 5는 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 오실레이터에 다중화기를 추가로 설계한 도면이다.
도 6은 본 발명에 따른 다중화기의 내부 회로를 나타낸 도면이다.
도 7은 본 발명에 따른 CMOS를 이용한 프랙탈 구조에서의 셀 범위를 나타낸 도면이다.
도 8은 본 발명에 따른 오실레이터에서의 주파수 시프트의 실험값을 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 따른 CMOS를 이용한 프랙탈 구조를 나타낸 도면이다.
도 1에 도시된 바와 같이, 큰 삼각형(1-2-3) 내에는 이보다 작은 크기의 삼각형(4-5-6), 더 작은 크기의 삼각형(7-8-9)와 같이 동일 구조로 계속하여 확장이 가능한 프랙탈(fractal) 구조를 확인할 수 있다.
도1에서, 삼각형(10-11-12)을 인버터(inverter)로 구성하여 기본 셀(cell) 단위로 할 수 있으며, 이를 계속 확장한 형태로서 CMOS를 이용한 오실레이터를 구성할 수 있다.
예를 들어, 삼각형(1-6-5)로 구성된 구조에서 노드(node) 1 및 노드 6 사이의 인버터(inverter)에 대해서 노드 1은 입력 신호일 수 있으며, 노드 6은 출력 신호일 수 있다.
본 발명에서의 프랙탈 오실레이터는 GHz 급의 높은 클럭 주파수(clock frequency)를 발생시킬 수 있으며, 이를 분배시킬 수 있다. CMOS 프랙탈 오실레이터는 고속의 GHz 급의 클럭 주파수를 요구하는 회로에 안정적으로 일정 주파수를 발생시킬 수 있는 회로이다. 제안하는 회로에 의해서 기존의 복잡한 PLL(Phase Locked Loop) 회로의 클럭 스큐 및 지터 현상에 의해서 발생할 수 있는 오류 동작들을 감소시키는 유리한 효과가 있다.
도 2는 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 오실레이터에서 주파수를 발생시키는 과정을 나타낸 순서도이다.
본 발명에서의 발진 제어 방법은, 하기의 4단계로 구성될 수 있다.
단계 S210에서, 서로 다른 제1 주파수 신호(f1), 제2 주파수 신호(f2) 및 선택 입력(SEL) 신호는 다중화기(Multiplexer; MUX)에 입력될 수 있다. 제1 주파수 신호(f1)는 하나의 인버터를 통과하고, 제2 주파수 신호(f2)는 3개의 인버터들을 통과하여 다중화기에 입력될 수 있다. 제1 주파수(f1)는 제2 주파수(f)2보다 낮은 주파수일 수 있다(f1 = f2 + Δf, Δf>0).
단계 S220에서, 다중화기는 서로 다른 제1 주파수 신호 및 제2 주파수 신호 중에서 어느 하나의 신호를 선택하여 출력할 수 있다.
일반적인 다중화기 회로의 경우 논리 게이트(logic gate)로서 AND 게이트 2개와 OR 게이트 1개로 구성되지만, 논리 구성을 변형하여, NOT 게이트1개(61)와 NAND 게이트 3개로 구성될 수 있다.
단계 S230에서, 다중화기에서 출력된 신호는 CMOS 프랙탈 오실레이터에 입력될 수 있다.
단계 S240에서, CMOS 프랙탈 오실레이터는 입력된 신호를 안정된 신호로 출력할 수 있다.
도 3은 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 확장된 구조를 나타낸 도면이다.
도 3에 도시된 바와 같이, 108개의 인버터로 구성된 망구조의 형태를 가지는 단일 CMOS 프랙탈 오실레이터 회로는 인버터 3개를 활용한 루프(loop) 형식의 단일 셀들을 프랙탈 구조로 확장하여 CMOS 프랙탈 오실레이터를 구성할 수 있다.
각각의 인버터는 인접한 3개의 셀에서 인버터로서 동작할 수 있다. 따라서, 무한대로 상기의 프랙탈 구조를 확장시킬 수 있다.
이러한 경우, 하나의 인버터가 ⅓ π의 위상(phase) 차이를 가지고, 3개의 인버터가 하나의 셀을 구성하므로, 하나의 셀은 ⅔ π의 위상차를 가지게 된다. 따라서, 3개의 서로 다른 인버터에 의해서 하나의 2π 사이클(cycle)의 위상을 가질 수 있다.
CMOS 프랙탈 오실레이터 회로에 전원을 공급할 경우 모든 노드에 동일한 클럭 주파수를 가지는 발진 상태를 만들 수 있다. 하나의 노드에서 주파수 차이가 발생하더라도 프랙탈 오실레이터 구조의 특성에 의해서 상호 위상 차이를 감소시키게 되어 동일한 주파수로 변환되고, 위상 역시 동일하게 제어될 수 있다.
본 발명에 따른 CON(Cellular Oscillator Network plane)은 최신의 다중 레이어 내장 회로 처리 및 패키징 기법에 의해서 실행될 수 있다. 디지털 및 아날로그 플레인 사이의 간격을 최소의 간섭으로 감소시킬 수 있다.
도 4는 본 발명에 따른 CMOS를 이용한 프랙탈 구조에서의 인버터를 나타낸 도면이다.
도 4에 도시된 바와 같이, 노드(40,41 및 45)로 구성된 하나의 셀(40-41-45)을 주파수편이변조(Frequency Shift Keying; FSK) 방식을 위해 9개의 인버터들로 구성할 수 있다. 하나의 셀의 인버터 구성을 다르게 함으로써 주파수의 변화를 유도할 수 있다. 특히, 셀에 다중화기(multiplexer; MUX)를 추가하여 서로 다른 2개의 주파수 중에서 하나의 주파수를 선택적으로 출력시킬 수 있다.
본 발명에서의 주파수변이변조(FSK) 방식은 잘 알려진 변조 방식으로 두 개의 바이너리 상태(예, 0, 1)를 서로 다른 2개의 주파수로 표현하는 방식이다. 예를 들어, 상대적인 저주파수를 바이너리 값 0에 매칭시키며, 상대적인 고주파수를 1에 매칭시킴으로써 두 개의 신호를 구분할 수 있다.
도 5는 본 발명에 따른 CMOS를 이용한 프랙탈 구조의 오실레이터에 다중화기를 추가로 설계한 도면이다.
f1은 제1 주파수이며, f2는 제2주파수라고 할 경우, f1은 하나의 인버터를 통과하고, f2는 3개의 인버터들을 통과하여 다중화기에 입력될 수 있다. 제1 주파수(f1)는 제2 주파수(f)2보다 높은 주파수일 수 있다(f1 = f2 + Δf, Δf>0). 회로에 SEL 입력 신호를 다중화기에 함께 입력하여 원하는 주파수를 선택하여 출력시킬 수 있다.
도 6은 본 발명에 따른 다중화기의 내부 회로를 나타낸 도면이다.
도 6에 도시된 바와 같이, 다중화기는 제1 주파수(f1), 제2 주파수(f2, f2는 f1보다 낮은 주파수일 수 있다) 및 SEL 입력 신호가 입력되어, 하나의 출력(OUT) 신호가 출력되도록 설계될 수 있다. 예를 들어, 논리값으로 SEL 입력 값이 0일 때에는 제1 주파수(f1)이 선택되고, SEL 입력 값이 1일 때에는 제2 주파수(f2)가 선택될 수 있다.
일반적인 다중화기 회로의 경우 논리 게이트(logic gate)로서 AND 게이트 2개와 OR 게이트 1개로 구성되지만, 논리 구성을 변형하여, NOT 게이트1개(61)와 NAND 게이트 3개(62, 63 및 64)로 구성될 수 있다.
도 6의 다중화기의 출력 신호는 상기의 도 5에서 CMOS 프랙탈 오실레이터의 입력 신호가 될 수 있다.
도 7은 본 발명에 따른 CMOS를 이용한 프랙탈 구조에서의 셀 범위를 나타낸 도면이다.
도 7에 도시된 바와 같이, 셀 범위를 변경함으로써, 주파수변이변조(FSK)의 동작을 변형할 수 있다. 총 108개의 인버터로 구성된 프랙탈 구조에서 가장 작은 셀 범위(40-41-45) 뿐만 아니라 보다 큰 셀 범위(38-30-35) 뿐만 아니라 가장 큰 셀 범위(1-9-17) 까지 회로를 변경할 수 있다. 예를 들어, 중앙 셀(40-41-45)로부터 바깥쪽 셀 방향으로 변형되는 셀의 범위를 1개, 9개, 15개로 서로 다르게 변형할 수 있다.
도 8은 본 발명에 따른 오실레이터에서의 주파수 시프트의 실험값을 나타낸 도면이다.
본 발명의 다중화기를 이용한 CMOS 프랙탈 오실레이터는 시뮬레이션을 통해서 그 성능을 입증하였다. 시뮬레이션 조건으로, SPICE 시뮬레이션 프로그램을 이용하였으며, 3V 전압 공급과, 0.5μm의 CMOS 공정을 상온(300K) 조건에서 수행하였다.
셀에 변형을 주지 않고 측정한 주파수 값은 1.6211 GHz이었으며, 가운데 셀(40-41-45)을 변형(1-cell)하여 측정된 주파수 값은 1.4733 GHz 였으며, 137.8 MHz의 주파수 값의 차이가 있었다.
하기의 표1은 셀의 범위를 다르게 설정할 때의 주파수의 변화를 나타낸 표이다. 표1에서의 f1은 셀의 변형을 주지 않은 경우의 주파수이며, f2는 중앙의 하나의 셀에 변형을 준 경우의 주파수, f3은 9개의 셀에 변형을 준 경우의 주파수, f4는 15개의 셀에 변형을 준 경우의 주파수이다.
f1 f2(1-cell) f3(9-cells) f4(15-cells)
주파수 1.6233 GHz 1.4733 GHz 1.3682 GHz 1.2576 GHz
Δf - 0.15 GHz 0.2551 GHz 0.3657 GHz
% - 9.24 15.7 22.5
상기의 표 1에서 볼 수 있듯이 변형되는 셀의 범위를 다르게 함으로써 9.2%(1-cell)에서 22.5%(15-cells)의 주파수 시프트를 확인할 수 있다.
프랙탈 셀 구조의 일부 셀의 변경은 전체 오실레이터에 걸쳐서 전반적인 변화로 영향을 미칠 수 있음을 확인할 수 있다. 본 발명에서와 같이, CMOS 프랙탈 오실레이터를 2-to-1 다중화기와 연결하여 GHz 급의 주파수 범위에서의 주파수변위변조를 수행할 수 있고, 다중화기는 3개의 NAND 게이트를 이용하여 설계될 수 있음을 확인할 수 있다.
하기의 표2은 동일한 노드에서 출력한 제1 주파수(f1) 및 제2 주파수(f2)가 과도응답 상태(Transient Response state)를 지나 정상상태 응답(Steady State Response)로 접어든 후 98번째 주기부터 103번째 주기까지의 결과를 정리한 표이다. f1의 경우, 일정한 출력 결과를 가지고, f2는 f1보다 출력 주파수의 안정도가 다소 낮은 것을 확인할 수 있다.
출력신호 주파수(GHz)
f1 1.5838 1.6153 1.6233 1.6183 1.5884 1.5672
f2 1.5125 1.4885 1.4733 1.4837 1.4973 1.4832
Δf 0.0713 0.1268 0.15 0.1346 0.0911 0.084
상기의 표2에서 확인할 수 있듯이, 동일 노드에서의 제1 주파수(f1) 및 제2 주파수(f2)의 차이는, 가장 큰 값을 기준으로 9.2%의 차이를 보이는 것을 확인할 수 있다.
상기의 시뮬레이션 결과를 통해, 통신 시스템의 고속 클럭을 필요로 하는 회로에서 트랜지스터의 β값을 조절하면 9.2% 이상의 차이를 보이는 회로를 설계할 수 있으며, β값의 변화를 통해서 원하는 클럭 주파수를 발생시킬 수 있는 유리한 효과가 있음을 확인할 수 있다.
이상 본 명세서에서 설명한 기능적 동작과 본 주제에 관한 실시형태들은 본 명세서에서 개시한 구조들 및 그들의 구조적인 등가물을 포함하여 디지털 전자 회로나 컴퓨터 소프트웨어, 펌웨어(firmware) 또는 하드웨어에서 혹은 이들 중 하나 이상의 조합에서 구현 가능하다.
본 명세서에서 기술하는 주제의 실시형태는 하나 이상의 컴퓨터 프로그램 제품, 다시 말해 데이터 처리 장치에 의한 실행을 위하여 혹은 그 동작을 제어하기 위하여 유형의 프로그램 매체 상에 인코딩되는 컴퓨터 프로그램 명령에 관한 하나 이상의 모듈로서 구현될 수 있다. 유형의 프로그램 매체는 전파형 신호이거나 컴퓨터로 판독 가능한 매체일 수 있다. 전파형 신호는 컴퓨터에 의한 실행을 위하여 적절한 수신기 장치로 전송하기 위한 정보를 인코딩하기 위하여 생성되는 예컨대 기계가 생성한 전기적, 광학적 혹은 전자기 신호와 같은 인공적으로 생성된 신호이다. 컴퓨터로 판독 가능한 매체는 기계로 판독 가능한 저장장치, 기계로 판독 가능한 저장 기판, 메모리 장치, 기계로 판독 가능한 전파형 신호에 영향을 미치는 물질의 조합 혹은 이들 중 하나 이상의 조합일 수 있다.
컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 어플리케이션, 스크립트 혹은 코드로도 알려져 있음)은 컴파일되거나 해석된 언어나 선험적 혹은 절차적 언어를 포함하는 프로그래밍 언어의 어떠한 형태로도 작성될 수 있으며, 독립형 프로그램이나 모듈, 컴포넌트, 서브루틴 혹은 컴퓨터 환경에서 사용하기에 적합한 다른 유닛을 포함하여 어떠한 형태로도 전개될 수 있다.
컴퓨터 프로그램은 파일 시스템의 파일에 반드시 대응하는 것은 아니다. 프로그램은 요청된 프로그램에 제공되는 단일 파일 내에, 혹은 다중의 상호 작용하는 파일(예컨대, 하나이상의 모듈, 하위 프로그램 혹은 코드의 일부를 저장하는 파일) 내에, 혹은 다른 프로그램이나 데이터를 보유하는 파일의 일부(예컨대, 마크업 언어 문서 내에 저장되는 하나 이상의 스크립트) 내에 저장될 수 있다.
컴퓨터 프로그램은 하나의 사이트에 위치하거나 복수의 사이트에 걸쳐서 분산되어 통신 네트워크에 의해 상호 접속된 다중 컴퓨터나 하나의 컴퓨터 상에서 실행되도록 전개될 수 있다.
부가적으로, 본 특허문헌에서 기술하는 논리 흐름과 구조적인 블록도는 개시된 구조적인 수단의 지원을 받는 대응하는 기능과 단계의 지원을 받는 대응하는 행위 및/또는 특정한 방법을 기술하는 것으로, 대응하는 소프트웨어 구조와 알고리즘과 그 등가물을 구축하는 데에도 사용 가능하다.
본 명세서에서 기술하는 프로세스와 논리 흐름은 입력 데이터 상에서 동작하고 출력을 생성함으로써 기능을 수행하기 위하여 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래머블 프로세서에 의하여 수행 가능하다.
컴퓨터 프로그램의 실행에 적합한 프로세서는, 예컨대 범용 및 특수 목적의 마이크로프로세서 양자 및 어떤 종류의 디지털 컴퓨터의 어떠한 하나 이상의 프로세서라도 포함한다. 일반적으로, 프로세서는 읽기 전용 메모리나 랜덤 액세스 메모리 혹은 양자로부터 명령어와 데이터를 수신할 것이다.
컴퓨터의 핵심적인 요소는 명령어와 데이터를 저장하기 위한 하나 이상의 메모리 장치 및 명령을 수행하기 위한 프로세서이다. 또한, 컴퓨터는 일반적으로 예컨대 자기, 자기광학 디스크나 광학 디스크와 같은 데이터를 저장하기 위한 하나 이상의 대량 저장 장치로부터 데이터를 수신하거나 그것으로 데이터를 전송하거나 혹은 그러한 동작 둘 다를 수행하기 위하여 동작가능 하도록 결합되거나 이를 포함할 것이다. 그러나, 컴퓨터는 그러한 장치를 가질 필요가 없다.
본 기술한 설명은 본 발명의 최상의 모드를 제시하고 있으며, 본 발명을 설명하기 위하여, 그리고 당업자가 본 발명을 제작 및 이용할 수 있도록 하기 위한 예를 제공하고 있다. 이렇게 작성된 명세서는 그 제시된 구체적인 용어에 본 발명을 제한하는 것이 아니다.
따라서, 상술한 예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자라면 본 발명의 범위를 벗어나지 않으면서도 본 예들에 대한 개조, 변경 및 변형을 가할 수 있다. 요컨대 본 발명이 의도하는 효과를 달성하기 위해 도면에 도시된 모든 기능 블록을 별도로 포함하거나 도면에 도시된 모든 순서를 도시된 순서 그대로 따라야만 하는 것은 아니며, 그렇지 않더라도 얼마든지 청구항에 기재된 본 발명의 기술적 범위에 속할 수 있음에 주의한다.

Claims (12)

  1. 제1 주파수 신호, 제2 주파수 신호 및 선택입력 신호를 입력받는 다중화기; 및
    상기 다중화기에서 출력된 신호를 입력 신호로 받는 오실레이터를 포함하고,
    상기 제1 주파수 신호는 상기 다중화기에 입력되기 전에 1개의 인버터를 통과하며,
    상기 제2 주파수 신호는 상기 다중화기에 입력되기 전에 직렬로 연결된 3개의 인버터들을 통과하며,
    상기 다중화기는 3개의 NAND 게이트 및 1개의 인버터 게이트로 구성되고,
    상기 오실레이터는,
    프랙탈(fractal) 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 하나 이상의 인버터가 배치되고, 하나의 셀의 각 노드에서의 위상 차이는 ⅓π이며,
    상기 오실레이터의 출력 신호를 발생하도록 설정되는 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  2. 청구항 1에 있어서,
    상기 오실레이터는,
    서로 다른 크기의 셀 범위를 가지는 프랙탈 구조로 설계된 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  3. 청구항 1에 있어서,
    상기 오실레이터는 주파수 변위 변조(Frequency Shift Keying) 방식을 이용하여 변조하는 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  4. 청구항 1에 있어서,
    상기 오실레이터는,
    상기 프랙탈 구조 내부에서 변형되는 셀의 범위에 따라서 출력 주파수가 바뀌는 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  5. 청구항 4에 있어서,
    상기 프랙탈 구조 내부에서 변형되는 셀이 많아질수록 출력 주파수가 낮아지는 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  6. 청구항 1에 있어서,
    상기 오실레이터는, GHz급 주파수에서 동작되는 것을 특징으로 하는, CMOS 프랙탈 오실레이터.
  7. 제1 주파수 신호, 제2 주파수 신호 및 선택입력 신호를 다중화기에서 입력받는 단계;
    상기 다중화기에서 출력된 신호를 오실레이터에서 입력받는 단계;
    를 포함하고,
    상기 제1 주파수 신호는 상기 다중화기에 입력되기 전에 1개의 인버터를 통과하며,
    상기 제2 주파수 신호는 상기 다중화기에 입력되기 전에 직렬로 연결된 3개의 인버터들을 통과하며,
    상기 다중화기는 3개의 NAND 게이트 및 1개의 인버터 게이트로 구성되고,
    상기 오실레이터는,
    프랙탈(fractal) 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 하나 이상의 인버터가 배치되고, 하나의 셀의 각 노드에서의 위상 차이는 ⅓π이며,
    상기 오실레이터의 출력 신호를 발생하도록 설정되는 것을 특징으로 하는, 발진 제어 방법.
  8. 청구항 7에 있어서,
    상기 오실레이터는,
    서로 다른 크기의 셀 범위를 가지는 프랙탈 구조로 설계된 것을 특징으로 하는, 발진 제어 방법.
  9. 청구항 7 있어서,
    상기 오실레이터는 주파수 변위 변조(Frequency Shift Keying) 방식을 이용하여 변조하는 단계를 포함하는 것을 특징으로 하는, 발진 제어 방법.
  10. 청구항 7에 있어서,
    상기 오실레이터는,
    상기 프랙탈 구조 내부에서 변형되는 셀의 범위에 따라서 출력 주파수가 바뀌는 것을 특징으로 하는, 발진 제어 방법.
  11. 청구항 10에 있어서,
    상기 프랙탈 구조 내부에서 변형되는 셀이 많아질수록 출력 주파수가 낮아지는 것을 특징으로 하는, 발진 제어 방법.
  12. 청구항 7에 있어서,
    상기 오실레이터는, GHz급 주파수에서 동작되는 것을 특징으로 하는, 발진 제어 방법.
KR1020160032798A 2016-03-18 2016-03-18 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터 KR101723638B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160032798A KR101723638B1 (ko) 2016-03-18 2016-03-18 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160032798A KR101723638B1 (ko) 2016-03-18 2016-03-18 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터

Publications (1)

Publication Number Publication Date
KR101723638B1 true KR101723638B1 (ko) 2017-04-05

Family

ID=58587127

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160032798A KR101723638B1 (ko) 2016-03-18 2016-03-18 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터

Country Status (1)

Country Link
KR (1) KR101723638B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101943054B1 (ko) 2017-04-21 2019-01-28 한림대학교 산학협력단 복수 개의 클럭 신호 간에 스큐를 최소화하는 클럭분배기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000017243A (ko) * 1998-08-11 2000-03-25 니시무로 타이죠 펄스폭 변조 파형 발생 회로
KR20010107417A (ko) * 2000-05-29 2001-12-07 문규 셀룰라 망 구조를 갖는 가변 전압기를 이용한 초고속시간신호 분배장치
KR20140095910A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000017243A (ko) * 1998-08-11 2000-03-25 니시무로 타이죠 펄스폭 변조 파형 발생 회로
KR20010107417A (ko) * 2000-05-29 2001-12-07 문규 셀룰라 망 구조를 갖는 가변 전압기를 이용한 초고속시간신호 분배장치
KR20140095910A (ko) * 2013-01-25 2014-08-04 삼성전자주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101943054B1 (ko) 2017-04-21 2019-01-28 한림대학교 산학협력단 복수 개의 클럭 신호 간에 스큐를 최소화하는 클럭분배기

Similar Documents

Publication Publication Date Title
US7321269B2 (en) High frequency ring oscillator with feed-forward paths
TWI390852B (zh) 延遲電路
CN101355350B (zh) 具有低本征延迟的相移电路
KR101754224B1 (ko) 링 오실레이터를 이용한 멀티칩 시스템 클럭 신호 동기화 방법 및 장치
JP2015530820A (ja) クロック信号を調整するシステムおよび方法
US20200266804A1 (en) Clock control in semiconductor system
US9692399B2 (en) Digital delay unit and signal delay circuit
US8963646B1 (en) Delay line ring oscillation apparatus
CA3164052C (en) Method for up-converting clock signal, clock circuit and digital processing device
US7710208B2 (en) Multi-speed ring oscillator
US11545988B2 (en) Method and apparatus for controlling clock cycle time
US7113048B2 (en) Ultra high frequency ring oscillator with voltage controlled frequency capabilities
US11646739B2 (en) Clock synthesis for frequency scaling in programmable logic designs
KR101723638B1 (ko) 다중화기를 이용한 주파수편이변조 방식의 cmos 프랙탈 오실레이터
EP2575001A2 (en) Reduced frequency clock delivery with local recovery
Rahimpour et al. All digital fast lock DLL-based frequency multiplier
US10742224B2 (en) Voltage-follower based cross-coupling oscillators with embedded phase-interpolation function
KR101783997B1 (ko) Cmos 인버터를 이용한 셀룰러 발진 네트워크 회로
JP2006515096A (ja) クロック信号を生成する回路及び方法
TWI257539B (en) Circuit and method for clock signal generation and distribution via ring oscillators
KR101807850B1 (ko) 동위상 클럭라인을 이용한 멀티칩 시스템 클럭 신호 분배 및 동기화 기법
Kuttappa et al. Low Swing—Low Frequency Rotary Traveling Wave Oscillators
US6075398A (en) Tunable digital oscillator circuit and method for producing clock signals of different frequencies
Mandal et al. A low-jitter phase-locked resonant clock generation and distribution scheme
KR101807847B1 (ko) 동위상 클럭라인을 이용한 멀티칩 시스템

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200113

Year of fee payment: 4