KR0153046B1

KR0153046B1 - 위상 지연을 선택할 수 있는 위상 변환 회로

Info

Publication number: KR0153046B1
Application number: KR1019950031697A
Authority: KR
Inventors: 이동철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-09-25
Filing date: 1995-09-25
Publication date: 1998-12-15
Also published as: KR970019031A

Abstract

본 발명은 위상 지연을 선택할 수 있는 위상 변환회로를 공개한다. 그 회로는 리셋 신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터 입력신호를 쉬프트하여 출력하기 위한 n개의 직렬 연결된 레지스터들로 구성된 위상 지연부, 선택신호에 응답하여 데이터 입력신호 및 n개의 레지스터들의 출력신호들을 각각 선택하기 위한 n+1개의 출력신호들을 발생하기 위한 위상 선택부, 및 n+1개의 위상 선택부의 출력신호들에 각각 응답하여 데이터 입력신호 및 n개의 레지스터들의 출력신호들중의 하나의 신호를 출력하기 위한 데이터 출력부로 구성되어 있다. 따라서, 선택신호에 따라 입력 데이터를 원하는 만큼 지연하여 출력할 수 있으므로 다른 신호와 동기를 필요가 있을 때 유용하다.

Description

위상 지연을 선택할 수 있는 위상 변환 회로

본 발명은 위상 지연을 선택할 수 있는 회로에 관한 것으로, 특히 입력 값에 따라 위상 지연을 선택할 수 있는 위상 변환회로에 관한 것이다.

일반적으로, 종래의 위상 변환 회로는 입력신호의 위상을 변환시키고자 할 때 쉬프트 레지스터의 숫자를 원하는 숫자만큼 직렬 연결하여 구성하여 사용하였다.

제1도의 종래의 위상 변환 회로의 구성을 나타내는 것으로, 위상 변환회로(200)는 3개의 레지스터들(210, 220, 230)로 구성되며, 각각의 레지스터들(210, 220, 230)의 클럭 신호 입력단자(CK)로 클럭신호(CLOCK)가 인가되고, 반전 리셋 입력단자(R)로 리세트 신호(RESET)가 인가되고, 레지스터(21)의 반전 데이터 입력단자(D)로 데이터 신호(DATA)가 인가되고, 레지스터(220)의 출력단자(Q)로 부터의 출력신호가 레지스터(220)의 반전 데이터 입력단자(D)로 인가되고, 레지스터(220)의 출력신호가 레지스터(230)의 반전 데이터 입력단자(D)로 인가되고 출력신호(DADA OUT)가 레지스터(230)의 출력단자(Q)를 통하여 출력되도록 구성되어 있다. 즉, 제1도의 구성은 3비트 직렬 쉬프트 레지스터의 구성을 가진다.

제1도에 나타낸 구성의 동작을 설명하면 다음과 같다.

제1클럭신호에 응답하여 제1비트 데이터가 플립플롭(210)에 인가되고, 제2클럭신호에 응답하여 제2비트 데이터가 플립플롭(210)에 인가되고, 플립플롭(210)에 저장된 제1비트 데이터가 플립플롭(220)에 인가된다. 또한 , 제 3클럭신호에 응답하여 플립플롭(210)에 제3비트 데이터가 플립플롭(210)에 인가되고, 플립플롭(210)에 저장된 제2 비트 데이터가 플립플롭(220)에 인가되고, 플립플롭(220)에 저장된 제1비트 데이터가 플립플롭(230)에 인가된다. 제4클럭신호에 응답하여 제4비트 데이터가 플립플롭(210)에 인가되고, 플립플롭(210)에 저장된 제3비트 데이터는 플립플롭(220)에 인가되고, 플립플롭(220)에 저장된 제2비트 데이터는 플립플롭(230)에 인가되고, 플립플롭(230)에 저장된 제1비트 데이터가 출력단자(250)를 통하여 출력된다. 따라서, 입력된 데이터(DATA)가 3클럭 만큼 지연되어 출력되게 된다.

상술한 바와 같이, 종래의 위상 변환 회로는 미리 설정된 만큼만 위상을 변화시킬 수 있으며, 제1도에 나타낸 회로에서는 3클럭 만큼만 위상을 지연시킬 수 있다. 그래서 , 종래의 방법에 의해서 회로를 구성하면 다른 신호와 동기를 맞추거나 신호를 지연시켜야 할 때 위상을 다양하게 변환시킬 수가 없다는 문제점이 있었다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로 입력 값에 따라 입력신호를 원하는 클럭 주기만큼 지연할 수 있는 위상 변환 회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 위상 변환 회로는 리셋 신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터 입력신호를 쉬프트하여 출력하기 위한 n개의 직렬 연결된 레지스터들로 구성된 위상 지연수단, 선택신호에 응답하여 상기 데이터 입력신호 및 상기 n개의 레지스터들의 출력신호들을 각각 선택하기 위한 n+1개의 출력신호들을 발생하기 위한 선택수단, 및 상기 n+1개의 위상 선택수단의 출력신호들에 각각 응답하여 상기 데이터 입력신호 및 상기 n개의 레지스터들의 출력신호들중의 하나의 신호를 출력하기 위한 데이터 출력수단을 구비한 것을 특징으로 한다.

제1도는 종래의 위상 변환 회로의 구성을 나타내는 것이다.

제2도는 본 발명의 위상 변환 회로의 구성을 나타내는 것이다.

제3도 내지 제6도는 선택신호에 따른 데이터 지연을 나타내는 타이밍도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 위상 지연을 선택할 수 있는 위상 변환 회로를 설명하면 다음과 같다.

제2도는 본 발명의 위상 지연을 선택할 수 있는 위상 변환 회로의 구성을 나타내는 것으로, 데이터 입력단자(DATA)에서 인가된 신호를 위상 지연하여 출력하는 위상 지연부(200)와 선택단자(35)에서 인가된 선택신호에 따라 원하는 만큼 위상을 지연시켜 출력하는 위상 지연 선택부(20)로 구성되어 있다.

위상 지연부(200)는 제1도에 나타낸 종래의 쉬프트 레지스터의 구성과 동일하다. 위사 지연 선택부(20)는 2비트의 선택신호(PHASE)에 따라 4개의 출력신호중 하나의 출력신호를 선택하기 위한 디코더(40), 디코더(40)의 출력신호에 대응하여 위상 지연부(200)로 부터의 데이터 신호(DATA) 및 레지스터들(210, 220, 230)의 출력신호들중의 하나의 출력신호를 데이터 출력단자(130)로 선택하여 출력하기 위한 출력부(30)로 구성되어 있다. 출력부(30)는 디코더(40)의 각각의 출력신호들과, 상기 데이터 입력단자(DATA)로 부터의 신호 및 레지스터들(210, 220, 230)의 출력신호들을 각각 비논리곱하기 위한 NAND게이트들(80, 90, 100, 110), 및 상기 NAND게이트들(80, 90, 100, 110)의 출력신호들을 비논리곱하여 출력신호(DATA OUT)를 출력하기 위한 NAND게이트(120)로 구성되어 있다.

상기 구성의 동작을 설명하면 다음과 같다.

제2도에서, 2비트의 선택 신호(PHASE)는 2진 조합 00, 01, 10, 11의 선택신호를 가지며, 디코더(40)의 각 출력단자(1, 2, 3, 4)는 2개의 선택신호에 따른 디코더(40)의 출력단자를 각각 나타낸다.

즉, 선택신호(PHASE)가 00이면 1, 01이면 2, 10이면 3, 11이면 4의 출력단자로 1의 신호가 출력된다. 그리고 , 선택된 출력외의 나머지 출력단자로는 0이 출력된다. 이때, 출력값은 선택신호(PHASE)의 값에 따라 다음과 같이 위상이 지연되어 출력된다.

선택신호(PHASE)가 00이면, 디코더(40)의 1의 출력단자로 1이 출력되어 데이터(DATA)가 선택되어 제3도에 나타낸 것과 같이 위상 지연이 없는 출력신호가 발생된다.

선택신호(PHASE)가 01이면, 디코더(40)의 2의 출력단자로 1이 출력되어 레지스터(210)의 출력단자(Q)로 부터의 신호가 선택되어 제4도에 나타낸 것과 같이 1클럭 주기만큼 지연되어 출력된다.

선택신호(PHASE)가 10이면, 디코더(40)의 3의 출력단자로 1이 출력되어 레지스터(220)의 출력단자(Q)로 부터의 신호가 선택되어 제5도에 나타낸 것과 같이 2클럭 주기만큼 지연되어 출력된다.

선택신호(PHASE)가 11이면, 디코더(40)의 4의 출력단자로 1이 출력되어 레지스터(230)의 출력단자(Q)로 부터의 신호가 선택되어 제6도에 나타낸 것과 같이 3클럭 주기만큼 지연되어 출력된다.

상술한 바와 같이, 선택신호(PHASE)의 선택신호에 따라 원하는 만큼 데이터의 위상을 지연하여 출력할 수 있다.

이와같은 방법으로, 위상 지연부(200)의 플립플롭의 수가 2ⁿ-1이고, 출력부(30)의 게이트 수가 2ⁿ, 상기 디코더(40)의 선택신호(PHASE)가 n의 수를 갖는 것으로 0에서 2ⁿ까지 위상을 지연하여 출력할 수 있다.

따라서, 본 발명의 위상 지연을 선택할 수 있는 위상 변환 회로는 선택신호에 따라 입력 데이터를 원하는 클럭 주기만큼 지연하여 출력할 수 있으므로 다른 신호와 동기를 맞출 필요가 있을 때 유용하다.

Claims

리셋 신호에 응답하여 리셋되고 클럭신호에 응답하여 데이터 입력신호를 쉬프트하여 출력하기 위한 n개의 직렬 연결된 레지스터들로 구성된 위상 지연수단; 선택신호에 응답하여 상기 데이터 입력신호 및 상기 n개의 레지스터들의 출력신호들을 각각 선택하기 위한 n+1개의 출력신호들을 발생하기 위한 위상 선택수단; 및 상기 n+1개의 위상 선택수단의 출력신호들에 각각 응답하여 상기 데이터 입력신호 및 상기 n개의 레지스터들의 출력신호들중의 하나의 신호를 출력하기 위한 데이터 출력수단을 구비한 것을 특징으로 하는 위상 지연을 선택할 수 있는 위상 변환 회로.
제1항에 있어서, 상기 위상 선택수단은 상기 선택신호를 입력하여 n+1개의 출력신호를 발생하는 디코더로 구성된 것을 특징으로 하는 위상 지연을 선택할 수 있는 위상 변환회로.
제1항에 있어서, 상기 데이터 출력수단은 상기 선택수단으로 부터의 n+1개의 출력신호들과 상기 데이터 입력신호 및 상기 n개의 레지스터들로 부터의 출력신호들을 각각 비논리곱하여 n+1개의 출력신호들을 발생하기 위한 n+1개의 제1 비논리곱 게이트들; 및 상기 n+1개의 제1비논리곱 게이트들로 부터의 출력신호들을 비논리곱하여 위상 변환 신호를 출력하기 위한 제2 비논리곱 게이트를 구비한 것을 특징으로 하는 위상 지연을 선택할 수 있는 위상 변환 회로.