JPS6010654B2 - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS6010654B2 JPS6010654B2 JP51149992A JP14999276A JPS6010654B2 JP S6010654 B2 JPS6010654 B2 JP S6010654B2 JP 51149992 A JP51149992 A JP 51149992A JP 14999276 A JP14999276 A JP 14999276A JP S6010654 B2 JPS6010654 B2 JP S6010654B2
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- JP
- Japan
- Prior art keywords
- circuit
- shift register
- timing
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はタイミング信号発生回路に関する。
データ処理システムに於いて、各種のタイミング信号は
、周期的なタイミング信号であったり非周期的であった
り、多種多様のタイミング信号を使用している。従来こ
のような多種多様なタイミング信号の中に於いて、入力
信号から予め定められた時間に定められた幅をもつタイ
ミング信号を得る回路として第１図に示すようなディレ
ィラィン回路がある。
、周期的なタイミング信号であったり非周期的であった
り、多種多様のタイミング信号を使用している。従来こ
のような多種多様なタイミング信号の中に於いて、入力
信号から予め定められた時間に定められた幅をもつタイ
ミング信号を得る回路として第１図に示すようなディレ
ィラィン回路がある。
同図に於いて１は入力端子、ＤＬ．ないしＤＬ３は遅延
回路Ａは論理和回路、１は論理否定回路、２はタイミン
グ出力端子である。この回路の１の入力端子に入力信号
が入力されると、ＤＬ，ＤＬ２，ＤＬ３の遅延回路によ
り遅延時間を作り、１の論理否定回路とＡの論理和回路
によって２にタイミング出力を得る。
回路Ａは論理和回路、１は論理否定回路、２はタイミン
グ出力端子である。この回路の１の入力端子に入力信号
が入力されると、ＤＬ，ＤＬ２，ＤＬ３の遅延回路によ
り遅延時間を作り、１の論理否定回路とＡの論理和回路
によって２にタイミング出力を得る。
同図のタイムチャートを第２図に示す。しかしこの回路
の欠点は、タイミング信号が入力信号のパルス幅と遅延
回路の遅延時間による制約があり、入力信号に見合う遅
延回路が必要であった。また入力信号に対してクロツク
パルスによって周期的およ非周期的なタイミング信号を
得る回路として第３図に示すシフトレジスタ回路がある
。
の欠点は、タイミング信号が入力信号のパルス幅と遅延
回路の遅延時間による制約があり、入力信号に見合う遅
延回路が必要であった。また入力信号に対してクロツク
パルスによって周期的およ非周期的なタイミング信号を
得る回路として第３図に示すシフトレジスタ回路がある
。
同図に於いて１は入力端子、ＦＦ，およびＦＦ３はシフ
トレジスタ回路、ＯＲ，は論理和回路、２はタイミング
出力端子である。この回路の１の入力端子に入力信号が
入力されると、ＦＦ，，ＦＦ２，ＦＦ３のシフトレジス
タのＱ端子にシフトされたタイミング出力が得られ、ま
たＯＲ，の論理和回路によってタイミング出力を得る。
トレジスタ回路、ＯＲ，は論理和回路、２はタイミング
出力端子である。この回路の１の入力端子に入力信号が
入力されると、ＦＦ，，ＦＦ２，ＦＦ３のシフトレジス
タのＱ端子にシフトされたタイミング出力が得られ、ま
たＯＲ，の論理和回路によってタイミング出力を得る。
同図のタイムチャートを第４図に示す。しかしこの回路
の欠点は、シフトレジスタの数によってタイミング出力
の周期およびタイミング出力の幅が決められてしまうこ
とである。本発明は、クロツクパルスにより動作するシ
フトレジスタと、該シフトレジスタを制御するためのレ
ジスタを設けることにより、上記の匁点を解決し、構成
回路を変えることなく、タイミング信号を多様に発生で
きるようにした回路を提供することを目的とし、そのた
め本発明は、ｎ個の入力端子と、クロックバルスによっ
て動作するタイミング信号出力用の１個のシフトレジス
タと、該シフトレジスタを制御するための（ｎ一１）個
のしジスタと、該レジスタをリセットするためのシフト
レジスタとを設け、ｎ個の入力端子のいずれかに入力信
号を入れることにより、クロツクパルス周期の１倍から
ｎ倍までの幅でタイミング信号出力を発生させることを
特徴とする。
の欠点は、シフトレジスタの数によってタイミング出力
の周期およびタイミング出力の幅が決められてしまうこ
とである。本発明は、クロツクパルスにより動作するシ
フトレジスタと、該シフトレジスタを制御するためのレ
ジスタを設けることにより、上記の匁点を解決し、構成
回路を変えることなく、タイミング信号を多様に発生で
きるようにした回路を提供することを目的とし、そのた
め本発明は、ｎ個の入力端子と、クロックバルスによっ
て動作するタイミング信号出力用の１個のシフトレジス
タと、該シフトレジスタを制御するための（ｎ一１）個
のしジスタと、該レジスタをリセットするためのシフト
レジスタとを設け、ｎ個の入力端子のいずれかに入力信
号を入れることにより、クロツクパルス周期の１倍から
ｎ倍までの幅でタイミング信号出力を発生させることを
特徴とする。
次に本発明の実施例について図面を参照して説明する。
第５図は、本発明による実施例であり、１，ないし１３
は入力信号端子、２はタイミング出力端子、３，ないし
３３ は論理和回路、４は論理和回路５はシフトレジス
タ、６はシフトレジスタ、７・ないし７２はＪ一Ｋフリ
ツプフロツプ回路、８，ないし８２ は論理和回路、９
，ないし９２は論理否定回路である。第６図に実施例の
動作タイムチャートを示す。第５図の１，の入力信号端
子に入力信号ＩＮが入力されると、該入力信号は論理和
回路３，および４を介してシフトレジスタ５にセットさ
れる。
は入力信号端子、２はタイミング出力端子、３，ないし
３３ は論理和回路、４は論理和回路５はシフトレジス
タ、６はシフトレジスタ、７・ないし７２はＪ一Ｋフリ
ツプフロツプ回路、８，ないし８２ は論理和回路、９
，ないし９２は論理否定回路である。第６図に実施例の
動作タイムチャートを示す。第５図の１，の入力信号端
子に入力信号ＩＮが入力されると、該入力信号は論理和
回路３，および４を介してシフトレジスタ５にセットさ
れる。
シフトレジスタ５はクロックによって動作するので、ク
ロックによってタイミング出力端子２にタイミング出力
ＯＵＴＬが得られる。タイミング出力ちの幅はクロック
周期と同一である。次に１２の入力信号端子に入力信号
ＩＮが入力されるとき、上記と同様に該入力信号は論理
和回路３２および４を介してシフトレジスタ５にセット
されるが、この場合論理和回路３２を介してＪ−Ｋフリ
ップフロップ回路（レジスタ）７１のＪ側にセットされ
、Ｊ−Ｋフリツプフロツプ回路７１のＱ出力端子が“０
”となるので、シフトレジスタ５のＱ出力端子“０”の
条件により論理和回路８１出力が“０”となり、論理和
回路９１を通して「サイクル指定信号ａが得られる。な
お、第６図のタイムチャートから明らかなようにＪ一Ｋ
フリツプフロツプ回路７１および７２はクロックに同期
してセットされる周知のＪ−Ｋフリップフロップである
。
ロックによってタイミング出力端子２にタイミング出力
ＯＵＴＬが得られる。タイミング出力ちの幅はクロック
周期と同一である。次に１２の入力信号端子に入力信号
ＩＮが入力されるとき、上記と同様に該入力信号は論理
和回路３２および４を介してシフトレジスタ５にセット
されるが、この場合論理和回路３２を介してＪ−Ｋフリ
ップフロップ回路（レジスタ）７１のＪ側にセットされ
、Ｊ−Ｋフリツプフロツプ回路７１のＱ出力端子が“０
”となるので、シフトレジスタ５のＱ出力端子“０”の
条件により論理和回路８１出力が“０”となり、論理和
回路９１を通して「サイクル指定信号ａが得られる。な
お、第６図のタイムチャートから明らかなようにＪ一Ｋ
フリツプフロツプ回路７１および７２はクロックに同期
してセットされる周知のＪ−Ｋフリップフロップである
。
このサイクル指定信号ａは、論理和回路３１および４を
介してシフトレジスタ５にセット信号を与えるので、シ
フトレジス夕のセット時間は引き延ばされ、第６図のタ
イムチャートに示すように、Ｌ×２の長さのタイミング
出力ＯＵＴが得られる。次に、１３の入力信号端子に入
力信号ＩＮが入力されるときは、上記と同様に、まずシ
フトレジスタ５をセットするが、Ｊ−Ｋフリップフロツ
プ回路７２も同時にクロックに同期してセトされるので
、論理和回路８２出力が“０”となり、サイクル指定信
号ｂが得られる。サイクル指定信号ｂにより、論理和回
路３２を通して、Ｊ−Ｋフリップフロップ回路７１がク
ロツクに同期してセットされ、サイクル指定信号ａが得
られ「続いてサイクル指定信号ａにより論理和回路３１
を通してシフトレジスタ６がセットされ、サイクル指定
信号ｃが得られる。このサイクル指定信号ｂおよびａが
シフトレジスタ５にセット信号を与えるので、シフトレ
ジスタ５のセット時間は引き延ばされ、第６図のタイム
チャートに示すようにｔ．×３の長さのタイミング出力
ＯＵＴ２が得られる。ここで、サイクル指定信号ｃは、
Ｊ−Ｋフリツプフロツプ７１および７２をリセットし、
サイクル指定信号ａおよびｂを“０”にするためのもの
である。以上、説明したように、入力信号端子１１に入
力信号が入った場合は、ｔ，の長さ（１クロツク周期分
）のタイミング出力ＯＵＴが得られ、入力信号端子１２
の場合はｔ，×２の長さのタイミング出力が得られ、入
力信号端子１３の場合はち×３の長さのタイミング出力
が得られる。
介してシフトレジスタ５にセット信号を与えるので、シ
フトレジス夕のセット時間は引き延ばされ、第６図のタ
イムチャートに示すように、Ｌ×２の長さのタイミング
出力ＯＵＴが得られる。次に、１３の入力信号端子に入
力信号ＩＮが入力されるときは、上記と同様に、まずシ
フトレジスタ５をセットするが、Ｊ−Ｋフリップフロツ
プ回路７２も同時にクロックに同期してセトされるので
、論理和回路８２出力が“０”となり、サイクル指定信
号ｂが得られる。サイクル指定信号ｂにより、論理和回
路３２を通して、Ｊ−Ｋフリップフロップ回路７１がク
ロツクに同期してセットされ、サイクル指定信号ａが得
られ「続いてサイクル指定信号ａにより論理和回路３１
を通してシフトレジスタ６がセットされ、サイクル指定
信号ｃが得られる。このサイクル指定信号ｂおよびａが
シフトレジスタ５にセット信号を与えるので、シフトレ
ジスタ５のセット時間は引き延ばされ、第６図のタイム
チャートに示すようにｔ．×３の長さのタイミング出力
ＯＵＴ２が得られる。ここで、サイクル指定信号ｃは、
Ｊ−Ｋフリツプフロツプ７１および７２をリセットし、
サイクル指定信号ａおよびｂを“０”にするためのもの
である。以上、説明したように、入力信号端子１１に入
力信号が入った場合は、ｔ，の長さ（１クロツク周期分
）のタイミング出力ＯＵＴが得られ、入力信号端子１２
の場合はｔ，×２の長さのタイミング出力が得られ、入
力信号端子１３の場合はち×３の長さのタイミング出力
が得られる。
第５図の実施例は、３入力端子の場合であるが、論理和
回路、Ｊ−Ｋフリツプフロツプ等を増せば、３入力以上
とすることもでき、その場合〜入力端子ｌｎに入力信号
が入った場合「らｘｎの長さのタイミング出力が得られ
る。
回路、Ｊ−Ｋフリツプフロツプ等を増せば、３入力以上
とすることもでき、その場合〜入力端子ｌｎに入力信号
が入った場合「らｘｎの長さのタイミング出力が得られ
る。
本発明は以上説明したように、ｎ個の入力端子のいずれ
かを選択することによりタイミング信号出力の幅をクロ
ックパルス周期の整数倍で自由に変えることができるた
め、タイミング信号幅の固定された回路を複数個用意す
る場合に比較して、回路が大幅に削減できる利点をもっ
ている。
かを選択することによりタイミング信号出力の幅をクロ
ックパルス周期の整数倍で自由に変えることができるた
め、タイミング信号幅の固定された回路を複数個用意す
る場合に比較して、回路が大幅に削減できる利点をもっ
ている。
第１図、第３図は従来のタイミング信号発生回路、第２
図、第４図はその動作タイムチャート、第５図は本発明
によるタイミング信号発生回路実施例、第６図は実施例
の動作タイムチャートである。 第５図において５，６はシフトレジスタ、７，，７２
はフリップフロップ回路、１，，１２，１３は入力信号
端子、２はタイミング出力端子である。 努／図 多２四 第３四 第４図 衆５図 薮５８
図、第４図はその動作タイムチャート、第５図は本発明
によるタイミング信号発生回路実施例、第６図は実施例
の動作タイムチャートである。 第５図において５，６はシフトレジスタ、７，，７２
はフリップフロップ回路、１，，１２，１３は入力信号
端子、２はタイミング出力端子である。 努／図 多２四 第３四 第４図 衆５図 薮５８
Claims (1)
- １ ｎ個の入力端子と、クロツクパルスによって動作す
るタイミング信号出力用の１個のシフトレジスタと、該
シフトレジスタを制御するための（ｎ−１）個のレジス
タと、該レジスタをリセツトするためのシフトレジスタ
を設け、ｎ個の入力端子のいずれかに入力信号を入れる
ことにより、クロツクパルス周期の１倍からｎ倍までの
幅でタイミング信号出力を発生させることを特徴とする
タイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149992A JPS6010654B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149992A JPS6010654B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373048A JPS5373048A (en) | 1978-06-29 |
| JPS6010654B2 true JPS6010654B2 (ja) | 1985-03-19 |
Family
ID=15487089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51149992A Expired JPS6010654B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010654B2 (ja) |
-
1976
- 1976-12-13 JP JP51149992A patent/JPS6010654B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5373048A (en) | 1978-06-29 |
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