JPS6213851B2 - - Google Patents
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- JPS6213851B2 JPS6213851B2 JP2997580A JP2997580A JPS6213851B2 JP S6213851 B2 JPS6213851 B2 JP S6213851B2 JP 2997580 A JP2997580 A JP 2997580A JP 2997580 A JP2997580 A JP 2997580A JP S6213851 B2 JPS6213851 B2 JP S6213851B2
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- JP
- Japan
- Prior art keywords
- output
- flip
- input
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は計数回路、特に任意の計数値の設定が
可能な計数回路の構成に関する。
可能な計数回路の構成に関する。
従来、プログラム入力によつて任意の計数値
（即ちカウンタの分周比）を得ることの出来るプ
ログラマブルカウンタが、例えば送受信器の局部
発振周波数を作るPLL（フエーズロツクドルー
プ）方式周波数シンセサイザーの分周器等に使用
されている。このカウンタはMOSLSI（大規模集
積回路）化できるため小型化、低価格化に大いに
有用である。プログラマブルカウンタの代表的な
ものは所望の分周値をカウンタにプリセツトし、
その後クロツク入力に応じてカウントを行ないカ
ウンタの内容が所定値になつたとき、再びプリセ
ツト信号を発生させ、カウンタを構成するすべて
のフリツプフロツプに対して同時に新たに分周値
をプリセツトすると云う動作を繰り返すことによ
り所要分周比を得るように構成しているものがあ
る。
（即ちカウンタの分周比）を得ることの出来るプ
ログラマブルカウンタが、例えば送受信器の局部
発振周波数を作るPLL（フエーズロツクドルー
プ）方式周波数シンセサイザーの分周器等に使用
されている。このカウンタはMOSLSI（大規模集
積回路）化できるため小型化、低価格化に大いに
有用である。プログラマブルカウンタの代表的な
ものは所望の分周値をカウンタにプリセツトし、
その後クロツク入力に応じてカウントを行ないカ
ウンタの内容が所定値になつたとき、再びプリセ
ツト信号を発生させ、カウンタを構成するすべて
のフリツプフロツプに対して同時に新たに分周値
をプリセツトすると云う動作を繰り返すことによ
り所要分周比を得るように構成しているものがあ
る。
第１図は従来のプログラマブルカウンタの構成
図で、３〜15の分周比が得られるものである。図
において１はプリセツト端子付バイナリーフリツ
プ・フロツプで４段縦続に接続され、各フリツ
プ・フロツプ１の出力Q1，2，Q3，Q4の４出力
はNORゲート３に入力され、このNORゲート３
の出力でＤ型フリツプ・フロツプ２がセツトさ
れ、プリセツト信号を各フリツプ・フロツプ１に
発生するように構成されている。分周値は端子J1
〜J4から前記プリセツト信号が入力されている
時、同時に４個のフリツプ・フロツプ１に書き込
まれる。フリツプ・フロツプ１の出力変化は、入
力端φ１〜φ４に入力される前段のフリツプ・フ
ロツプからの出力信号の立上りに同期して起こ
る。従つてフリツプ・フロツプの出力Q1からは
入力クロツクφを１／２に分周したものを、Q2からは Q1出力を１／２に分周（入力クロツクφを１／４分周） し、以下Q3，Q4から夫々入力クロツクφを１／８，１／
１６ 分周した出力が取り出される。
図で、３〜15の分周比が得られるものである。図
において１はプリセツト端子付バイナリーフリツ
プ・フロツプで４段縦続に接続され、各フリツ
プ・フロツプ１の出力Q1，2，Q3，Q4の４出力
はNORゲート３に入力され、このNORゲート３
の出力でＤ型フリツプ・フロツプ２がセツトさ
れ、プリセツト信号を各フリツプ・フロツプ１に
発生するように構成されている。分周値は端子J1
〜J4から前記プリセツト信号が入力されている
時、同時に４個のフリツプ・フロツプ１に書き込
まれる。フリツプ・フロツプ１の出力変化は、入
力端φ１〜φ４に入力される前段のフリツプ・フ
ロツプからの出力信号の立上りに同期して起こ
る。従つてフリツプ・フロツプの出力Q1からは
入力クロツクφを１／２に分周したものを、Q2からは Q1出力を１／２に分周（入力クロツクφを１／４分周） し、以下Q3，Q4から夫々入力クロツクφを１／８，１／
１６ 分周した出力が取り出される。
かかるプログラマブルカウンタに数値９＝
（1001）2をプリセツトした場合、端子J1〜J4から
は夫々Ｈ，Ｌ，Ｌ，Ｈの各信号が入力される。こ
の計数タイミングを第２図に示す。端子J1〜J4か
ら入力されたプログラム入力はＤ型フリツプフロ
ツプ２が“Ｈ”状態となるとカウンタQ1〜Q4に
読こまれ“９”がプリセツトされ、４入力NOR
回路３の出力は“Ｌ”状態に戻る。Ｄ型フリツプ
フロツプ２の出力は次のクロツクパルスで“Ｌ”
状態となるがカウンタQ1〜Q4の状態は９に保た
れる。カウンタQ1〜Q4はその後“９”→“８”
→“７”→…→“２”とダウンカウントされ、そ
の状態が“２”になるとNOR回路３の出力が
“Ｈ”となる。従つて次のクロツクパルスでＤ型
フリツプ・フロツプ２は“Ｈ”状態にセツトされ
プリセツト信号を発生し、カウンタQ1〜Q4には
再び“９”がプリセツトされ１／１０分周が行なわれ る。ここでは説明上４ビツトのカウンタを示した
が実際には10ビツト前後又はそれ以上で使われる
ことが一般的である。
（1001）2をプリセツトした場合、端子J1〜J4から
は夫々Ｈ，Ｌ，Ｌ，Ｈの各信号が入力される。こ
の計数タイミングを第２図に示す。端子J1〜J4か
ら入力されたプログラム入力はＤ型フリツプフロ
ツプ２が“Ｈ”状態となるとカウンタQ1〜Q4に
読こまれ“９”がプリセツトされ、４入力NOR
回路３の出力は“Ｌ”状態に戻る。Ｄ型フリツプ
フロツプ２の出力は次のクロツクパルスで“Ｌ”
状態となるがカウンタQ1〜Q4の状態は９に保た
れる。カウンタQ1〜Q4はその後“９”→“８”
→“７”→…→“２”とダウンカウントされ、そ
の状態が“２”になるとNOR回路３の出力が
“Ｈ”となる。従つて次のクロツクパルスでＤ型
フリツプ・フロツプ２は“Ｈ”状態にセツトされ
プリセツト信号を発生し、カウンタQ1〜Q4には
再び“９”がプリセツトされ１／１０分周が行なわれ る。ここでは説明上４ビツトのカウンタを示した
が実際には10ビツト前後又はそれ以上で使われる
ことが一般的である。
しかしながら、上記計数回路には次の様な欠点
がある。第１に集積回路の設計はブロツク化した
同一パターン回路同志を接続して行なうため、な
るべく少ない種類のブロツクを多く使う方が配線
の都合上容易であるが、第１図の回路は各フリツ
プ・フロツプからNORゲート３に取り出される
出力の場所（Q1，2，Q3，Q4）が異なつている
ために配線パターンの設計が複雑になる。これは
フリツプ・フロツプの接続段数が増す程より困難
になる。第２に回路全体が閉回路になつている
為、各回路の応答速度を配慮した設計が必要とさ
れ作業性を困難にしていた。又第３にプリセツト
は初段から最終段迄フリツプ・フロツプ２からの
入力クロツクパルスの一周期のパルス幅で行なわ
れる為、全てのフリツプ・フロツプは高速動作す
ることが要求されチツプ面積の増大を招いてい
た。特に、フリツプ・フロツプ１の接続段数が多
いと、フリツプ・フロツプ２の出力端Ｑにかかる
負荷が増大し、大電力用のフリツプ・フロツプ２
が要求されカウンタ回路の小型化を望むことはで
きなかつた。
がある。第１に集積回路の設計はブロツク化した
同一パターン回路同志を接続して行なうため、な
るべく少ない種類のブロツクを多く使う方が配線
の都合上容易であるが、第１図の回路は各フリツ
プ・フロツプからNORゲート３に取り出される
出力の場所（Q1，2，Q3，Q4）が異なつている
ために配線パターンの設計が複雑になる。これは
フリツプ・フロツプの接続段数が増す程より困難
になる。第２に回路全体が閉回路になつている
為、各回路の応答速度を配慮した設計が必要とさ
れ作業性を困難にしていた。又第３にプリセツト
は初段から最終段迄フリツプ・フロツプ２からの
入力クロツクパルスの一周期のパルス幅で行なわ
れる為、全てのフリツプ・フロツプは高速動作す
ることが要求されチツプ面積の増大を招いてい
た。特に、フリツプ・フロツプ１の接続段数が多
いと、フリツプ・フロツプ２の出力端Ｑにかかる
負荷が増大し、大電力用のフリツプ・フロツプ２
が要求されカウンタ回路の小型化を望むことはで
きなかつた。
本発明は上記の欠点に鑑みてなされたもので、
簡単な回路構成でかつ多段接続型にもチツプ面積
を大型化することなくカウンタ回路を構成できる
プログラマブルカウンタの新規な構造を提供する
ことにある。
簡単な回路構成でかつ多段接続型にもチツプ面積
を大型化することなくカウンタ回路を構成できる
プログラマブルカウンタの新規な構造を提供する
ことにある。
本発明の計数回路は、データの設定が可能で入
力信号の立上りもしくは立下りに応答してその出
力状態を変化する第１の記憶手段と、この第１の
記憶手段の出力状態の変化を検出し前記データの
設定を許可する信号と、この記憶手段の出力状態
が変化したことを示す出力状態変化信号とを発生
する第１の制御手段とを有する第１の計数手段
と、データの設定が可能で入力信号の立上りもし
くは立下りに応答してその出力状態を変化する第
２の記憶手段と、この第２の記憶手段の出力状態
の変化を検出しかつ前記第１の制御手段から前記
出力状態変化信号が出力されている時、第２の記
憶手段にデータの書き込み許可を指示する信号
と、前記第１の記憶手段のデータ書き込みを禁止
する信号とを発生する第２の制御手段とを有する
第２の計数手段とを含んでいる。
力信号の立上りもしくは立下りに応答してその出
力状態を変化する第１の記憶手段と、この第１の
記憶手段の出力状態の変化を検出し前記データの
設定を許可する信号と、この記憶手段の出力状態
が変化したことを示す出力状態変化信号とを発生
する第１の制御手段とを有する第１の計数手段
と、データの設定が可能で入力信号の立上りもし
くは立下りに応答してその出力状態を変化する第
２の記憶手段と、この第２の記憶手段の出力状態
の変化を検出しかつ前記第１の制御手段から前記
出力状態変化信号が出力されている時、第２の記
憶手段にデータの書き込み許可を指示する信号
と、前記第１の記憶手段のデータ書き込みを禁止
する信号とを発生する第２の制御手段とを有する
第２の計数手段とを含んでいる。
以下本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第３図は本発明の第１の実施例を示す回路図、
第４図はその動作を説明する為のタイムチヤート
である。第３図においてプリセツトイネーブル入
力（以下、PE入力という）信号の発生時に端子
J1〜J4からプログラム入力を書き込むことができ
るバイナリーフリツプフロツプ（以下Ｂ−FFと
いう）FF１，２，３，４の各反転出力は夫々
のNAND回路A1〜A4に入力され、その正相出力
Q1〜Q3は接続された後段の入力端φ２，φ３，
φ４に入力される。初段のＢ−FF１の入力端φ
１にはクロツク端子CKからクロツク信号が入力
される。各NAND回路A1〜A4の出力は各Ｂ−FF
毎に同一パターンで形成されたセツト・リセツ
ト・フリツプフロツプ（RS−FF）１〜４に入力
され、ここからの出力が対応するＢ−FF１〜４
の各PE入力信号となる。更に、このRS−FF１
〜４はNAND回路A1〜A4でセツトされ出力点P1
〜P4に夫々“Ｈ”レベルを出力するが、前段の
RS−FFの出力によりその後段のRS−FFはリセ
ツトされる。特に初段のRS−FF１だけはクロツ
ク信号でリセツトされる。又、NAND回路A1〜
A4の出力“Ｈ”はＢ−FFの反転出力が“Ｌ”
レベルになるか、あるいは後段のRS−FFがリセ
ツトされ“Ｌ”レベルになつた時出力される。
第４図はその動作を説明する為のタイムチヤート
である。第３図においてプリセツトイネーブル入
力（以下、PE入力という）信号の発生時に端子
J1〜J4からプログラム入力を書き込むことができ
るバイナリーフリツプフロツプ（以下Ｂ−FFと
いう）FF１，２，３，４の各反転出力は夫々
のNAND回路A1〜A4に入力され、その正相出力
Q1〜Q3は接続された後段の入力端φ２，φ３，
φ４に入力される。初段のＢ−FF１の入力端φ
１にはクロツク端子CKからクロツク信号が入力
される。各NAND回路A1〜A4の出力は各Ｂ−FF
毎に同一パターンで形成されたセツト・リセツ
ト・フリツプフロツプ（RS−FF）１〜４に入力
され、ここからの出力が対応するＢ−FF１〜４
の各PE入力信号となる。更に、このRS−FF１
〜４はNAND回路A1〜A4でセツトされ出力点P1
〜P4に夫々“Ｈ”レベルを出力するが、前段の
RS−FFの出力によりその後段のRS−FFはリセ
ツトされる。特に初段のRS−FF１だけはクロツ
ク信号でリセツトされる。又、NAND回路A1〜
A4の出力“Ｈ”はＢ−FFの反転出力が“Ｌ”
レベルになるか、あるいは後段のRS−FFがリセ
ツトされ“Ｌ”レベルになつた時出力される。
尚、本実施例ではＢ−FFを４段縦続したプロ
グラマブルカウンタ、即ち16分周まで可能な例を
提示したが、これ以外にも任意段接続できること
は説明を要しないであろう。
グラマブルカウンタ、即ち16分周まで可能な例を
提示したが、これ以外にも任意段接続できること
は説明を要しないであろう。
以下に、第１図と対応させるために、J1〜J4に
夫々“Ｈ，Ｌ，Ｌ，Ｈ”の各プログラム入力を行
ない、分周比９を得るプログラマブルカウンタと
して駆動する場合の動作を第４図を参照して説明
する。
夫々“Ｈ，Ｌ，Ｌ，Ｈ”の各プログラム入力を行
ない、分周比９を得るプログラマブルカウンタと
して駆動する場合の動作を第４図を参照して説明
する。
今カウンタＢ−FF１〜４の出力Q1〜Q4がQ1＝
Q2＝Q3＝“Ｌ”，Q4＝“Ｈ”とするとカウンタ全体
として“８”を計数しており（状態S1）、次のク
ロツクパルスφの入力により出力φ１〜φ３は
“Ｈ”になりQ4は“Ｌ”になる（状態S2）。この
時カウンタの計数は“７”となる。一方、１入力
NAND回路A4は反転出力4の出力“Ｈ”により
“Ｌ”状態となりRS−FF４をセツトする。この
RS−FF４の出力信号P4はＢ−FF４のプリセツ
ト信号PEとなるとともにＢ−FF４が“Ｌ”状態
であると云う情報を前段のＢ−FF３に伝える。
更にＢ−FF４はプログラム入力J4が“Ｈ”であ
るので“Ｈ”状態にセツトされるがRS−FF４に
は影響を与えない。その後カウンタは“７”→
“６”→“５”→“４”→“３”とダウンカウン
トされ（状態S2〜S6）、S6の状態でＢ−FF３は
“Ｌ”状態となるから２入力NAND回路A3は
“Ｌ”となりRS−FF３を“Ｈ”状態にセツトす
る。RS−FF３の出力P3はＢ−FF３のプリセツ
ト信号PEとなるとともに後段のRS−FF４をリ
セツトする。更にＢ−FF３と４とが共に“Ｌ”
状態になつたという情報を前段のＢ−FF２に供
給する。ここで、Ｂ−FF４のプリセツトの解除
はＢ−FF３にJ3からプログラム入力がプリセツ
トされた後に行なわれる。これはJ3のプログラム
入力が“Ｈ”のとき、もしＢ−FF４のプリセツ
トが解除された後にＢ−FF３が“Ｈ”状態にセ
ツトされれば、Ｂ−FF４には立上りクロツクパ
ルスが印加されたことになりその状態が反転して
しまう為、これを防止する目的である。更に計数
動作が進みＢ−FF１〜４の状態が“２”→
“１”になる（状態S7，S8）ときにも、前述同様に
RS−FF２がセツトされＢ−FF２にプリセツト
信号が供給され、かつ後段のＢ−FF３のプリセ
ツト信号は解除される。次に入力クロツクパルス
φが“Ｈ”となり（状態S9）、Ｂ−FF１〜３が
“Ｌ”状態となると、RS−FF１はセツト状態と
なり、プログラム入力J1は“Ｈ”であるからＢ−
FF１は“Ｈ”状態にセツトされる。入力クロツ
クパルスφが“Ｌ”になるとRS−FF１がリセツ
トされ、Ｂ−FF１のプリセツトは解除され、次
の入力クロツクパルスφの立ち上がりでＢ−FF
１はダウンカウントを始める（状態S9）。
Q2＝Q3＝“Ｌ”，Q4＝“Ｈ”とするとカウンタ全体
として“８”を計数しており（状態S1）、次のク
ロツクパルスφの入力により出力φ１〜φ３は
“Ｈ”になりQ4は“Ｌ”になる（状態S2）。この
時カウンタの計数は“７”となる。一方、１入力
NAND回路A4は反転出力4の出力“Ｈ”により
“Ｌ”状態となりRS−FF４をセツトする。この
RS−FF４の出力信号P4はＢ−FF４のプリセツ
ト信号PEとなるとともにＢ−FF４が“Ｌ”状態
であると云う情報を前段のＢ−FF３に伝える。
更にＢ−FF４はプログラム入力J4が“Ｈ”であ
るので“Ｈ”状態にセツトされるがRS−FF４に
は影響を与えない。その後カウンタは“７”→
“６”→“５”→“４”→“３”とダウンカウン
トされ（状態S2〜S6）、S6の状態でＢ−FF３は
“Ｌ”状態となるから２入力NAND回路A3は
“Ｌ”となりRS−FF３を“Ｈ”状態にセツトす
る。RS−FF３の出力P3はＢ−FF３のプリセツ
ト信号PEとなるとともに後段のRS−FF４をリ
セツトする。更にＢ−FF３と４とが共に“Ｌ”
状態になつたという情報を前段のＢ−FF２に供
給する。ここで、Ｂ−FF４のプリセツトの解除
はＢ−FF３にJ3からプログラム入力がプリセツ
トされた後に行なわれる。これはJ3のプログラム
入力が“Ｈ”のとき、もしＢ−FF４のプリセツ
トが解除された後にＢ−FF３が“Ｈ”状態にセ
ツトされれば、Ｂ−FF４には立上りクロツクパ
ルスが印加されたことになりその状態が反転して
しまう為、これを防止する目的である。更に計数
動作が進みＢ−FF１〜４の状態が“２”→
“１”になる（状態S7，S8）ときにも、前述同様に
RS−FF２がセツトされＢ−FF２にプリセツト
信号が供給され、かつ後段のＢ−FF３のプリセ
ツト信号は解除される。次に入力クロツクパルス
φが“Ｈ”となり（状態S9）、Ｂ−FF１〜３が
“Ｌ”状態となると、RS−FF１はセツト状態と
なり、プログラム入力J1は“Ｈ”であるからＢ−
FF１は“Ｈ”状態にセツトされる。入力クロツ
クパルスφが“Ｌ”になるとRS−FF１がリセツ
トされ、Ｂ−FF１のプリセツトは解除され、次
の入力クロツクパルスφの立ち上がりでＢ−FF
１はダウンカウントを始める（状態S9）。
以上の様にしてＢ−FF１〜４は“８”の状態
に再びもどり９の分周比が得られる。即ち、本実
施例によれば入力信号の立上り（立下り）に応答
して出力状態のレベルを変化するフリツプ・フロ
ツプを複数段縦続接続して構成されるカウンタ回
路において、第１のフリツプ・フロツプとその出
力レベルの変化を検出してこの第１のフリツプ・
フロツプに設定されるべきプログラム入力の書き
込み許可を指示し、かつ前段のフリツプ・フロツ
プへ第１のフリツプ・フロツプの出力が変化した
ことを知らせる信号を出力する第１の制御手段と
を有する第１の計数手段と、第１のフリツプ・フ
ロツプの前段に位置する第２のフリツプ・フロツ
プとその出力レベルの変化を検出し前記第１の制
御手段から前記第１のフリツプ・フロツプの出力
が変化したことを知らせる信号が入力されている
時に第２のフリツプ・フロツプへプログラム入力
の書き込み許可を指示し、かつ後段に位置する前
記第１のフリツプ・フロツプのプログラム入力の
書き込みを禁止する信号を出力する第２の制御手
段とを有する第２の計数手段とを含む。これはバ
イナリー分周動作を実行するフリツプ・フロツプ
の最終出力変化は後段から前段へと順次決定され
ていくことに注目して、最終出力変化の終了した
後段のフリツプ・フロツプから順にプログラム入
力を設定するように制御したものである。従つ
て、プログラム入力を各フリツプ・フロツプ同時
に行なう必要がなく、プリセツトとして高速書き
込み動作を要求される大面積のフリツプ・フロツ
プを使うことなく、低速な小型のフリツプ・フロ
ツプでよいため設計上及び全体のカウンタ回路と
して小型化及び低価格化を達成できる。又、第３
図より明らかなようにＢ−FF，NAND回路、RS
−FFを１グループとするブロツクの集合により
任意の計数回路を構成できるためブロツク間配線
が極めて容易になる。
に再びもどり９の分周比が得られる。即ち、本実
施例によれば入力信号の立上り（立下り）に応答
して出力状態のレベルを変化するフリツプ・フロ
ツプを複数段縦続接続して構成されるカウンタ回
路において、第１のフリツプ・フロツプとその出
力レベルの変化を検出してこの第１のフリツプ・
フロツプに設定されるべきプログラム入力の書き
込み許可を指示し、かつ前段のフリツプ・フロツ
プへ第１のフリツプ・フロツプの出力が変化した
ことを知らせる信号を出力する第１の制御手段と
を有する第１の計数手段と、第１のフリツプ・フ
ロツプの前段に位置する第２のフリツプ・フロツ
プとその出力レベルの変化を検出し前記第１の制
御手段から前記第１のフリツプ・フロツプの出力
が変化したことを知らせる信号が入力されている
時に第２のフリツプ・フロツプへプログラム入力
の書き込み許可を指示し、かつ後段に位置する前
記第１のフリツプ・フロツプのプログラム入力の
書き込みを禁止する信号を出力する第２の制御手
段とを有する第２の計数手段とを含む。これはバ
イナリー分周動作を実行するフリツプ・フロツプ
の最終出力変化は後段から前段へと順次決定され
ていくことに注目して、最終出力変化の終了した
後段のフリツプ・フロツプから順にプログラム入
力を設定するように制御したものである。従つ
て、プログラム入力を各フリツプ・フロツプ同時
に行なう必要がなく、プリセツトとして高速書き
込み動作を要求される大面積のフリツプ・フロツ
プを使うことなく、低速な小型のフリツプ・フロ
ツプでよいため設計上及び全体のカウンタ回路と
して小型化及び低価格化を達成できる。又、第３
図より明らかなようにＢ−FF，NAND回路、RS
−FFを１グループとするブロツクの集合により
任意の計数回路を構成できるためブロツク間配線
が極めて容易になる。
本実施例であまり高い動作周波数は望めないが
前段部に他の高速な回路方式を使用することによ
り動作周波数を上げることが出来る。例えば、第
５図に本発明の第２の実施例を示すように、第１
図に示す高速な回路方式を採用し、その後部段に
本発明の計数回路を接続することにより、前段の
計数回路１′が計数動作を実行している期間にJ4
〜J7の本実施例の計数回路にプログラム入力をセ
ツトすることができるので、全体としての動作周
波数を高めることができる。この結果、大きな分
周比がとれるとともに同じ段数で構成した第１図
の方式のプログラマブルカウンタに比べてチツプ
面積を小さく出来、又動作電流も少なく出来る。
この様に、大きい分周比を得るための計数回路の
後部段に本発明を適用すれば、動作周波数を低下
することなくしかも回路パターンの設計が容易な
計数回路を構成できる。
前段部に他の高速な回路方式を使用することによ
り動作周波数を上げることが出来る。例えば、第
５図に本発明の第２の実施例を示すように、第１
図に示す高速な回路方式を採用し、その後部段に
本発明の計数回路を接続することにより、前段の
計数回路１′が計数動作を実行している期間にJ4
〜J7の本実施例の計数回路にプログラム入力をセ
ツトすることができるので、全体としての動作周
波数を高めることができる。この結果、大きな分
周比がとれるとともに同じ段数で構成した第１図
の方式のプログラマブルカウンタに比べてチツプ
面積を小さく出来、又動作電流も少なく出来る。
この様に、大きい分周比を得るための計数回路の
後部段に本発明を適用すれば、動作周波数を低下
することなくしかも回路パターンの設計が容易な
計数回路を構成できる。
尚、本実施例では入力信号の立上りを検知して
出力を設定するフリツプ・フロツプについてのみ
述べたが、立下り検出でも同様の効果が得られる
ことは明白である。
出力を設定するフリツプ・フロツプについてのみ
述べたが、立下り検出でも同様の効果が得られる
ことは明白である。
第１図は従来のプログラマブルカウンタの回路
図、第２図はその動作を説明する為のタイムチヤ
ート、第３図は本発明の第１の実施例を示す回路
図、第４図はその動作を説明する為のタイムチヤ
ート、第５図は本発明の他の実施例を示す回路図
である。 １，１′……プリセツト付バイナリーフリツプ
フロツプ、２，２′……Ｄタイプフリツプフロツ
プ、Ｂ−FF……プリセツト付バイナリーフリツ
プフロツプ、A1〜A4……NAND回路、RS−FF…
…セツト・リセツト・フリツプフロツプ、φ……
クロツク信号。
図、第２図はその動作を説明する為のタイムチヤ
ート、第３図は本発明の第１の実施例を示す回路
図、第４図はその動作を説明する為のタイムチヤ
ート、第５図は本発明の他の実施例を示す回路図
である。 １，１′……プリセツト付バイナリーフリツプ
フロツプ、２，２′……Ｄタイプフリツプフロツ
プ、Ｂ−FF……プリセツト付バイナリーフリツ
プフロツプ、A1〜A4……NAND回路、RS−FF…
…セツト・リセツト・フリツプフロツプ、φ……
クロツク信号。
Claims (1)
- １ データの書き込みが可能で入力信号に応答し
て出力を変化する第１の記憶部と、この第１の記
憶部の出力の変化を検出しこの第１の記憶部のデ
ータ書き込みを許可する信号と第１の記憶部の出
力が変化したことを指示する信号とを発生する第
１の制御部とを有する第１の計数手段と、前記第
１の記憶部より前段に位置し、データの書き込み
が可能で入力信号に応答して出力を変化する第２
の記憶部と、この第２の記憶部の出力変化を検出
し、前記第１の制御部から前記第１の記憶部の出
力が変化したことを指示する信号が出力されてい
れば少くとも第２の記憶部へのデータ書き込みを
許可する信号を出す第２の制御部とを有する第２
の計数手段とを含むことを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2997580A JPS56126327A (en) | 1980-03-10 | 1980-03-10 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2997580A JPS56126327A (en) | 1980-03-10 | 1980-03-10 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126327A JPS56126327A (en) | 1981-10-03 |
| JPS6213851B2 true JPS6213851B2 (ja) | 1987-03-30 |
Family
ID=12290953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2997580A Granted JPS56126327A (en) | 1980-03-10 | 1980-03-10 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56126327A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171129A (ja) * | 1982-03-31 | 1983-10-07 | Matsushita Electric Ind Co Ltd | プログラマブル分周回路 |
-
1980
- 1980-03-10 JP JP2997580A patent/JPS56126327A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126327A (en) | 1981-10-03 |
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