KR960011539B1 - Ic 시험장치의 논리비교회로 - Google Patents

Ic 시험장치의 논리비교회로 Download PDF

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Abstract

내용없음.

Description

IC 시험장치의 논리비교회로
제1도는 종래의 논리비교회로를 도시하는 블록도.
제2도는 제1도의 동작을 설명하기 위한 타임챠트.
제3도는 비교신호중의 데이타의 변화점에 대한 2개의 비교타이밍 클록의 관계를 도시하는 파형도.
제4도는 종래의 논리비교회로에 있어서 1 동작주기로 2점의 비교타이밍을 설정할 경우에 부가되는 회로를 도시하는 블록도.
제5도는 본 발명의 실시예를 도시하는 블록도.
제6도는 제5도에 있어서의 제1카운터(37)의 구체적 예를 도시하는 블록도.
제7도는 제6도의 카운터를 1대 4분주 카운터 동작으로 한 상태를 도시하는 블록도.
제8도는 제7도에 도시하는 회로의 동작을 설명하기 위한 타임챠트.
제9도는 제6도의 카운터를 1대 2분주 카운터 동작으로 한 상태를 도시한 블록도.
제10도는 n=8인 경우의 제1카운터(37)의 구성을 도시하는 회로도.
[발명의 배경]
본 발명은 IC시험장치에 있어서 피시험 IC 소자의 출력(비교신호)과 기대치신호와의 논리비교를, 양신호를 소위 인터리브(interleave)(주기를 길게)해서 행하고, 또 1동작주기(시험주기) 내에서 위상이 엇갈리는 2개의 타이임을 설정해서 논리 비교를 행할 수 있는 논리비교회로에 관한 것이다.
제1도에 종래의 논리비교회로를 도시하고 그 동작을 제2도의 타임챠트를 참조해서 설명한다. 클록입력단자(11)로 부터 테스트 사이클 주기(Ts)와 같은 주기의 제1비교클록(스트로브)(IC)이 1대 4분주(分周) 카운터(12)에 공급되고, 1대 4분주 카운터(12)의 4개의 출력단자로 부터 제1비교클록(C1)의 주기(Ts)씩 순차순환적으로 위상이 엇갈린 주기(4Ts)의 분주출력(C1,C2,C3,C4)(제2도에서는 C1과 C2만을 표시함)이 얻어진다. 이것들 4개의 분주출력은 게이트(131∼34)에 각각 공급되고, 게이트(131∼34)에 단자(11)의 제1비교클록(C1)이 공통으로 공급된다. 그 결과 게이트(131∼134)의 출력에는 시간(Ts)씩 순차순환적으로 엇갈린 주기(4Ts)의 클록이 얻어지고, 그 각 출력으로 데이타입력단자(14)로부터의 주기(Ts)의 비교신호(A)(A1,A2,A3,…), 즉 도면에 표시되어 있지 않은 피시험 IC 소자의 출력(A1,A2,A3,…)이 래치회로(151∼154)에 순차순환적으로 래치되어, 신호(B1,B2,B3,B4)(제2도에서는 B1과 B2만을 표시함)로서 출력된다. 따라서 예를들면 래치(151)의 출력신호(B1)는 다중 분리된 비교데이타(A1,A5,A9,…)로 이루어지고, 각 데이타의 시간의 길이는 신호(A)에 있어서의 데이타 4배로 길게 늘어져 있다.
제1비교클록(C1)과 같은 주기의 클록입력단자(16)로부터의 제1시스템클록(S1)이 카운터(12)와 똑같은 1대 4분주 카운터(17)로 분주되고, 1대 4분주 카운터(17)의 4개의 분주출력은 게이트(181∼184)에 공급되고, 게이트(181∼184)에 단자(16)의 제1시스템클록(S1)이 공급된다. 각각 게이트(181∼184)의 각 출력으로, 단자(19)로 부터의 기대치신호(E)가 래치회로(211∼214)에 각각 래치된다.
따라서 래치(211∼214)는 비교신호(A)의 경우와 똑같이 기대치신호(E)가 4배로 신장된 신호(D1)(E1,E5,E9,…)∼(D4)(E4,E8,E12,…)를 출력한다.
래치회로(151∼154)의 출력(B1∼B4)가 래치회로(211∼214)의 출력(D1∼D4)의 대응하는 것이 각각 배타적 논리화회로에 의해 구성된 비교회로(221∼224)에서 비교되고, 각각 비교결과의 신호(F1∼F4)(제21도에서는 F1과 F2만을 표시한다)가 출력된다. 클록입력단자(23)로 부터의 제2시스템클록(S2)이 똑같은 1대 4분주 카운터(24)로 분주되고, 1대 4분주 카운터(24)의 4개의 분주출력호(G1∼G4)(카운터(12)의 출력(C1∼C4)과 똑같음)과 비교회로(221∼224)의 출력(F1∼F4)과 대응하는 것이 각각 AND회로(251∼254)에 공급된다. 따라서 AND회로(251∼254)는 순차순환적으로 시간(TS)씩 열려서 대응하는 신호(F1∼F4)에 순차순환적으로 통과된다. AND회로(251∼254)의 출력(H1∼H4)은 OR회로(26)에 공급되어 서로가 시분할 다중되고, 비교신호(A)와 같은 데이타 속도로 비교판정결과(J)로서 출력단자(27)에 출력된다.
이와같이 비교되어야 할 신호(A) 및 (E)가 각각 복수열을 다중분리됨과 동시에 주기가 신장된 대응하는 분리데이타가 병렬적으로 비교되고, 그후 복수열의 비교결과가 시분할 다중되어 입력비교신호(A)와 동일한 데이타속도로 되돌려진다.이와같이해서 고속신호의 논리비교를 동작속도가 늦은 회로를 이용해서 바르게 할 수가 있고 또 비교하는 타이밍을 제2도의 행 C1에 도시하는 (Ts)보다 넓은 범위(T1)내의 임의의 위치에 설정할 수가 있다.
그런데 IC의 시험에 의해서 단자(14)에 부여되는 비교신호(A)의 데이타의 변화시점이 소정의 허용범위내에 있는가 아닌가를 시험하는 경우도 있다. 그와같은 시험에 있어서는 제3도에 도시하는 바와같이 1동작 주기(Ts)내에 그 허용범위를 규정하는 위상이 어긋난 제1 비교 클록(C1)과 제2 비교클록(C2)과의 2개의 비교타이밍을 설정하고, 그것들 양 비교클록의 각 타이밍으로 비교시험을 한다.
이와같이 시험을 할 수 있도록 종래에는 제1도에 있어서의 카운터(12), 게이트(131∼134), 래치(151∼154), 비교회로(221∼224), 게이트(251∼254), 및 OR회로(26)의 구성과 똑같은 제4도에 도시하는 회로가 제1도에 도시하는 회로에 대해서 부가되어 있었다. 즉 클록입력단자(28)로부터 입력된 제2 비교클록(C2)이 1대 4분주카운터(29)에서 분주되고 그 카운터(29)의 개의 분주출력이 게이트(311∼314)에 각각 공급된다. 게이트(311∼314)에 단자(28)의 제1 비교클록(C2)이 공통으로 공급되고, 게이트(311∼314)의 각 출력으로 제1도중의 단자(14)로부터의 비교신호(A)가 래치회로(321∼324)에 각각 래치된다.
래치회로(321∼324)의 각 출력과 제1도중의 래치회로(211∼214)의 각 출력이 각각 비교회로(331∼334)에서 비교되고, 비교회로(331∼334)의 출력과 제1도중의 카운터(24)의 4개의 출력과의 대응하는 것이 AND회로(341∼344)에 각각 공급된다. AND 회로(341∼344)의 출력이 OR회로(35)에 공급되고 제2비교클록(C2)의 타이밍에서의 비교판정결과가 출력단자(36)에 출력된다.
이와같이 종래에 있어서는 1동작주기(Ts)내에 2개의 비교타이밍을 동시에 설정할 수 있도록 제1도중의 1대 4분주카운터(12), 게이트(131∼134), 래치회로(151∼154), 비교회로(221∼224), AND 회로(251∼254)로 이루어지는 회로와 완전히 동일한 회로를 한조 더 설치할 필요가 있었다. 통상은 1동작주기내에서의 비교타이밍은 1점이며, 1동작주기내에서의 비교타이밍을 2점으로 하는일은 별로 없으나 이때문에 여분으로 많은 하드웨어가 사용되고, 이 여분으로 사용되고 있는 부분은 별로 사용되지 않고 불필요하게 되어 있는 기간이 많았다.
[발명의 요약]
본 발명의 목적은 1동작주기내에서 한개의 비교타이밍을 설정할 경우와 2개의 비교타이밍을 설정할 경우를 변환될 수가 있으며, 게다가 어느경우로 변환해도 회로전체로서의 사용효율이 높고, 따라서 전체의 회로규모가 비교적으로 작은 논리비교회로를 제공하는 것이다.
본 발명에 의하면 제1 비교클록을 분주하는 한개의 1대 n 분주카운터 동작과, 제1과 제2비교클록을 각각 분주하는 2개의 1대 n/2 분주카운터의 동작으로 선택신호에 의해 변환되는 제1 카운터수단과, 제1시스템클록을 분주하는 한개의 1대 n 분주카운터의 동작과, 제1시스템 클록을 각각 분주하는 2개의 1대 n/2 분주카운터의 동작으로 선택신호에 의해 변환되는 제2카운터수단과, 제2시스템클록을 분주하는 한개의 1대 n 분주카운터의 동작과, 제2시스템클록을 각각 분주하는 2개의 1대 n/2 분주카운터의 동작으로 선택신호에 의해 변환되는 제3카운터수단이 설치된다.
제1카운터수단 n개의 출력은 비교신호를 신장하기 위해서 사용되고, 제2카운터수단의 n개의 출력은 기대치신호의 신장을 위해서 사용되고, 제3카운터수단의 n개의 출력은 비교결과를 비교신호의 동작주기로 시분할 다중의 하기 위해서 사용된다. 1 동작주기로 한개의 비교타이밍을 설정할 경우는, 제1, 제2, 제3카운터수단은 각각 1대 n 분주카운터 동작으로 되고, 비교신호, 기대차신호는 n 배로 신장되어 종래와 똑같은 동작을 한다. 1 동작주기로 2개의 비교타이밍을 설정할 경우는 제1, 제2, 제2, 제3카운터수단은 1대 n/2 분주카운터 동작으로 되고, 비교신호, 기대치신호는 각각 n/2배로 신장되고, 제1비교클록과 대응하는 n/2개의 비교신호의 출력이 앞의 동작주기로 되돌려져서 출력됨과 동시에, 제2비교클록과 대응하는 다른 n/2의 비교회로의 출력이 앞의 동작주기로 되돌려져서 출력된다.
[바람직한 실시예의 상세한 설명]
제5도에 본 발명의 실시예를 도시하고 제1도, 제4도와 대응하는 부분에 동일부호를 부여하고 있다. 예를들면 n은 2m(m은 양의 정수)으로 표시되는 수치이며, 이 실시예는 n=4인 경우이다. 본 발명에서는 제1카운터(37), 제2카운터(38), 제3카운터(39)가 설치되고, 이것들 제1 내지 제3카운터(37∼39)는 각각 제1 및 제2입력(CK1,CK2)을 가지고, 단자(41)의 선택신호(SS)에 의해 제어되어 예를들면 선택신호(SS)가 0인 경우는 제1 및 제2입력(CK1,CK2)에 공통으로 부여되는 주기(Ts)의 클록펄스를 1대 4분주하고, 주기(Ts)씩 위상이 순차순환적으로 어긋난 주기가 4배의 4개의 분주출력을 출력하는 한개의 1대 4분주카운터의 동작을 한다.
선택신호(SS)가 1인 경우는 제1입력(CK1)과 제2입력(CK2)에 부여되는 클록펄스에 의해 개별적으로 구동되는 2개의 1대 2(=n/2) 분주카운터의 동작을 행한다.
선택기(43)는 선택신호(SS)에 의해 제어되어 제1비교클록(C1)과 제2비교클록(C2)의 어느것인가 한쪽을 선택출력하고, 제1카운터(37)의 제2입력(CK2)에 부여된다.
이 예에서는 선택신호(SS)가 0인 경우에 제1비교클록(C1)을 선택하므로 카운터(37)의 제1 및 제2입력(CK1,CK2)에는 같은 제1비교클록(C1)이 부여된다. 따라서 모든 게이트(131∼134)에 같은 제1비교클록(C1)이 부여되는 것이 되고 제1카운터(37)와 게이트(131∼134)의 구성은 제1도에 있어서의 카운터(12)와 게이트(131∼134)의 조합에 따른 동작과 완전히 같은 동작을 행한다.
선택신호(SS)가 1인 경우에는 제2비교클록(C2)을 선택해서 제1카운터(37)의 제2입력(CK2)에 부여한다. 이 경우는 제1카운터(37)는 제1입력(CK1)에 부여된 제1비교클록(C1)으로 구동되어 1대 2분주카운터 동작을 행하고, 그 2개의 출력을 게이트(131,134)에 부여하고, 또 제2입력(CK2)에 부여된 제2비교클록(C2)으로 구동되어 1대 2분주카운터를 행하고, 그 2개의 출력을 게이트 (133,134)에 부여한다. 제2카운터(38)의 제1 및 제2입력(CK1,CK2)에는 같은 제1시스템클록(S1)이 부여되고, 제3카운터(39)의 제1 및 제2입력(CK1,CK2)에는 같은 제2시스템클록(S2)이 부여되고, 각각 선택신호(SS)가 0인 경우는 1대 4분주동작을 행하므로 제1도의 카운터(17,24)와 같은 동작을 행한다. 제1도의 경우와 똑같이 게이트(131∼134및 181∼184)의 출력은 래치(151∼154및 211∼214)의 트리거단자에 각각 부여되고, 래치(151∼154)의 출력과 래치(211∼214)의 출력이 비교회로(221∼224)에서 비교된다.
상기와 같은 1대 4분주와 1대 2분주×2를 변환하는 카운터는 예를들면 제6도에 도시하는 바와 같이 구성된다. 제6도는 제1카운터(37)의 예이다. 단자(11)의 제1비교클록(C1)이 플립플롭(42)의 트리거단자에 공급됨과 동시에 선택기(43)의 A입력에 공급된다. 선택기(43)의 B입력에 단자(28)의 제2비교클록(C2)이 공급된다.
플립플롭(42)의 반전출력()은 선택기(44)의 B입력, 및 선택기(45)의 A입력에 공급되고, 선택기(43)의 출력은 플립플롭(46)의 트리거단자에 공급된다. 플립플롭(46)의 반전출력()은 선택기(50)의 A 입력, 및 선택기(45)의 B입력에 각각 공급된다. 선택기(44)의 출력은 플립플롭(42)의 데이타입력단자(D)에 공급되고, 선택기(45)의 출력은 플립플롭(46)의 데이타입력단자(D)에 공급된다.
플립플롭(42)의 반전출력()은 AND 회로(47,48,49)에도 공급되고, 플립플롭(42)의 비반전출력(Q)은 선택기(50)의 B입력 및 AND회로(51)에 각각 공급된다.
플립플롭(42)의 반전출력()은 AND회로(52,53)에도 공급되고 플립플롭(46)의 비반전출력(Q)은 AND회로(54)에 공급된다. 선택기(50)의 출력은 AND회로(55)에 공급된다. 선택기(43,44,45,50)는 각각 단자(41)의 선택신호(SS)로 제어되고, 선택신호(SS)가 0에서 A를 선택출력하고, 선택신호(SS)가 1에서 B입력을 선택출력한다.
선택신호(SS)가 AND회로((48,49,51,52)에 공급되고, AND회로(48,49,51,52)의 출력이 각각 AND회로(53,54,55,47)에 공급된다. 플립플롭(42,46)은 논리비교시험의 개시시에 단자(56)의 클리어신호(CLR)로 클리어된다.
단자(451)의 선택신호(SS)를 0으로 설정하면, 선택기(43∼45,50)는 A입력을 선택출력하므로 제6도의 회로는 제7도에 도시하는 접속상태로 된다. 즉 플립플롭(42)의 반전출력()이 플립플롭(46)의 데이타입력단자(D)에 접속되고 플립플롭(46)의 비반전출력(Q)이 플립플롭(42)의 데이타입력단자(D)에 접속된다.
플립플롭(42,46)의 트리거단자에 공통으로, 단자(11)의 제1비교클록(C1)이 부여될때마다 플립플롭(42와 46)의 출력(Q,)의 상태는 제8도에 도시하는 바와같이 교대로 반전하고, 따라서 클록(C1)마다에 플립플롭(42)의 출력(Q), 플립플롭(46)의 출력(), 플립플롭(42)의 출력(), 플립플롭(46)의 출력(Q)의 순으로 순환해서, 1을 출력 출력하는 1대 4분주카운터로서 동작한다. 선택신호(SS)는 0이므로 AND 게이트(48,49,51,52)는 열린상태이며, 게이트(48,49)는 플립플롭(42)의 ()출력을 반전해서 출력하고(즉 플립플롭(42)의 (Q)출력과 같은 신호를 출력한다), 게이트(51,52)는 플립플롭(42)의 (Q)출력 및 플립플롭(46)의 ()출력을 반전해서 출력한다(즉 플립플롭(42)의 ()출력 및 플립플롭(46)의 ()출력과 각각 같은것을 출력한다).
이것들 게이트(49,48,51,52)의 출력은 AND게이트(54,53,55,47)에 각각 부여되고 플립플롭(46)의 (Q)출력, ()출력, 및 플립플롭(42)의 ()출력과 논리곱이 취해지고, 제8도의 아래 4행에 도시되는 4개의 출력이 얻어진다. AND회로(54,53,55,47)의 출력에서 각각 펄스폭이 Ts이며, 주기가 4 Ts인 펄스가 순차적으로 Ts씩 어긋나서 출력된다.
선택신호(SS)는 1로 설정하면, 선택기(42∼45,50)는 B입력을 선택출력하므로 제9도에 도시하는 접속상태로 되고 플립플롭(42,46)은 각각 제1, 제2비교클록(C1,C2)을 분주하는 1대 2분주카운터로서 동작한다. 선택신호(SS)는 1이므로 AND게이트(49,48,51,52)는 전부0을 출력하고 있고 AND게이트(54,53,55,47)를 열린상태로 유지하고 있다. 띠라서 AND회로(55,47)에 제1비교클록(C1)을 2분주한 서로가 역상(逆相)인 신호가 얻어지고 AND회로(53,54)에 제2비교클록(C2)을 2분주한 서로가 역상인 신호가 얻어진다.
제5도의 제1카운터(38)의 경우는 단자(16)의 제1시스템클록(S1)이 제6도에 있어서 플립플롭(42,46)의 트리거 단자에 공통으로 공급되고, 제3카운터(39)의 경우는 단자(23)의 시스템클록(S2)이 제6도에 있어서 플립플롭(42,46)의 트리거단자에 공통으로 공급되는 이외는 제1카운터(37)의 경우와 똑같으므로 설명을 생략한다.
제5도의 설명으로 되돌아가서 AND회로(251,252)의 각 출력은 OR회로(57)에 공급되어 시분할 다중화되고, AND회로(251,252)의 각 출력은 OR회로(58)에 공급되어 시분할 다중화된다. OR회로(58)의 출력은 금지게이트(59)에 공급되고, 금지게이트(59)에는 단자(41)의 선택신호(SS)가 금지신호로서 공급된다.
게이트(59)의 출력과 OR회로(57)의 출력이 OR회로(61)에 공급되어 시분할다중화되고, OR회로(61)의 출력이 출력단자(27)에 출력회로 OR회로(58)의 출력이 출력단자(36)에 출력된다. 또 게이트(131,132)에는 종래와 똑같이 제1비교클록이 공급되나 게이트(131,132)에는 선택기(43)의 출력이 공급된다.
이 제5도에 도시한 구성에 있어서, 단자(14)의 비교신호(A)의 1동작주기(Ts)중에 비교타이밍을 한개 설정할 경우는 단자(41)의 선택신호를 0으로 설정한다. 이때, 제1, 제2, 제3카운터(37,38,39)는 각각 1대 4분주카운터로서 동작하고, 또 선택기(43)의 출력은 제1비교클록(C1)으로 되고, 금지게이트(59)가 금지되지 않으므로 제1도의 구성과 완전히 동일한 상태로 된다.
한편 단자(41)의 선택신호가 1인 경우는 제1, 제2, 제3카운터(37,38,39)는 각각 2개의 1대 2(=n/2)분주카운터로서 동작하고, 래치회로(151,152)에서는 단자(11)의 제1비교클록(C1)의 타이밍으로 단자(14)의 비교신호(A)가 2Ts로 신장되고, 이것들과 래치회로(211,212)로부터의 2Ts로 신장된 기대치신호(E)가 각각 비교회로(221,222)에서 비교되고, 출력단자(27)로부터, 제1비교클록(C1)의 타이밍에서의 비교판정 결과가 얻어진다. 또 래치회로(151,152)에서 단자(28)의 제2비교클록(C2)의 타이밍으로 단자(14)의 비교신호(A)가 2Ts로 신장되고, 이것들과 래치회로(213,214)로부터의 2Ts로 신장된 기대치신호(E)가 각각 비교회로(223,224)에서 비교되고 그 비교결과가 OR회로(58)로부터 출력단자(36)에 출력된다. 즉 제4도의 출력단자(36)와 대응하는 출력이 얻어진다. 이와같이해서 제1도, 제4도를 조합한 상태와 대응하는 출력이 단자(27,36)에 얻어지고, 1동작주기로 2점의 비교타이밍을 설정한 논리비교 출력을 얻을 수가 있다.
상기에서는 n=4로 했으나, n은 4개 한정되지 않고, 예를들면 8, 16, …, 일반적으로 2m(m는 양의 정수)으로 할 수가 있다.
제10도는 제6도에 도시한 n=4인 경우의 제1카운터(37)의 동작원리를 이해하기 위해서 n=8인 경우의 카운터(37)의 구성예를 도시한 것이며, 제6도와 대응하는 것에 똑같이 번호를 부여하고 있다. 4개의 플립플롭(461,462,421,422)이 설치되고, 플립플롭(421,422)은 선택신호(SS)에 관계없이 항상 제1비교클록(C1)에 의해 트리거되고, 플립플롭(461,462)은 선택신호(SS)가 0인가 1인가에 따라 선택출력된 제1 또는 제2비교클록(C1 또는 C2)에 의해 트리거된다.
플립플롭(461)의 비반전출력(Q)은 플립플롭(462)의 데이타입력단자(D)에 부여되고, 플립플롭(421)의 비반전출력(Q)은 플립플롭(422)의 데이타입력단자(D)에 부여된다. 선택신호(SS)가 0인 때는 선택기(44)에 의해 플립플롭(462)의 비반전출력(Q)이 플립플롭(421)의 데이타입력단자(D)에 접속됨과 동시에 선택기(45)에 의해 플립플롭(422)의 반전출력()이 플립플롭(461)의 데이타입력(D)에 접속된다.
따라서 모든 플립플롭(461,462,421,422)은 종속 접속되고, 더구나 그 최종단 플립플롭(422)의 반전출력()이 초단 플립플롭(461)의 데이타 입력단자(D)로 귀환한다. 즉 모든 플립플롭이 클리어신호(CLR)에 의해 클리어된 초기상태에 있어서는 최종단 플립플롭(422)의 반전출력(=1)이 초단의 플립플롭(461)의 데이타입력단자(D)에 부여되어 있고, 그 다음에 제1비교클록(C1)이 전체 플립플롭에 부여될 때마다 플립플롭(461,462,421,422)은 데이타 입력단자(D)에 부여되는 데이타 1을 순차적으로 거둬넣고 4개의 제1비교클록(C1)으로 모든 플립플롭은 1을 유지한 상태로 된다. 그때의 플립플롭(422)의 반전출력()은 0으로 되므로, 다음의 4개의 제1비교클록(C1)으로 플립플롭(461,462,421,422)은 순차적으로 0을 거둬넣는것이 된다. 이와같이해서 4개의 플립플롭으로부터 제8도에 도시한 플립플롭(42,46)의 출력파형과 똑같이 제1비교클록(C1)의 주기(Ts)씩 위상이 시프트한 주기가 8Ts인 분주출력을 얻을 수 있다. 이것들의 분주출력은 제6도의 게이트(47,48,49,51,52,53,54)로 구성된 논리회로와 똑같이 제8도에 도시하는 바와같이 소망의 논리회에에 의해 펄스폭이 Ts이고 주기가 8Ts인 신호로 변환된다. 이와같은 논리회로는 당업자가 용이하게 구성할 수가 있는 것이므로 그 설명은 생략한다.
선택신호(SS)가 1인 경우는 선택기(45)에 의해 플립플롭(462)의 반전출력()이 플립플롭(461)의 데이타입력단자(D)에 접속되고, 똑같이 선택기(44)에 의해 플립플롭(422)의 반전출력()이 플립플롭(421)의 데이타입력단자(D)에 접속된다. 따라서, 이것들 플립플롭(421,422)의 조, 및 (421,422)의 조는 어느것이나 제7도에 도시하는 플립플롭(42와 46)의 접속상태와 똑같게 되고, 각각 제1비교클록 및 제2비교클록을 1/4분주한다. 이것들의 분주출력은 게이트로 구성된 논리회로에 의해 펄스폭이 Ts이고 주기가 4Ts인 신호로 변환된다.
이상의 설명으로 부터 이해되는 것과 같이 본 발명에 있어서 사용되는 각 제1, 제2 및 제3카운터(37,38,39)는 각각 이 반전출력과 반전출력을 소유하는 n/2개의 플립플롭을 포함하고, 이것들중의 n/4개로 이루어진 제1그룹의 플립플롭은 종속접속되고 공통의 클록에 의해 트리거된다. 나머지의 n/2 개로 이루어진 제2그룹의 플립플롭도 종속접속되고, 공통의 클록에 의해 트리거된다.
제1의 선택기(44)는 선택신호(SS)가 0인가 1인가에 다라서 제1그룹과 제2그룹의 플립플롭을 종속접속하든가, 제2그룹의 최종단출력을 그 그룹의 초단에 접속한다. 제2선택기는 선택신호(SS)가 0인가 1인가에 따라, 제2그룹의 최종단 출력이나, 제1그룹의 최종단출력을 제1그룹의 초단에 접속한다. 이와같이해서 각 카운터는 n/2개의 플립플롭으로부터 1클록씩 위상이 시프트되어 주기가 n클록기간의 n개의 분주출력을 출력하는 한개의 1대 n분주카운터의 동작과, 1클록씩 위상이 시프트되어 주기가 n/2 클록 기간의 n/2개의 분주출력을 출력하는 2개의 1대 n/2분주 카운터의 동작을 변활될수가 있다. 제2카운터(38) 및 제3카운터(39)는 제10도에 있어서 모든 플립플롭을 공통의 제1시스템클록(S1) 및 공통의 제2시스템클록(S2)으로 각각 트리거하도록 구성하면 된다.
이상 기술한 바와같이 본 발명에 의하면 한개의 1대 n분주카운터동작과 2개의 1대 n/2 분주카운터 동작을 변환되는 카운터를 사용함으로써 인터리브해서 논리비교할 경우에 1 동작주기로 1점의 비교타이밍을 설정한 때에 사용자는 각 회로소자를 사용해서 1동작주기로 2점의 비교타이밍을 설정해서 논리비교를 행할 수 있고, 그 만큼 종래의 것과 비교해서 하드웨어의 규모를 작게할 수가 있다.
또 1동작주기로 1점의 비교타이밍을 설정해서 논리비교를 행하는 통상의 동작에 있어서 여분의 하드웨어가 아주 조금밖에 존재하지 않는다.

Claims (3)

  1. 제1비교클록(C1)을 분주하고 순차 순환하여 위상이 어긋난 2 이상의 정수인 n개의 분주출력을 출력하는 한개의 1 대 n 분주카운터의 동작과, 상기 제1비교클록 및 제2비교클록(C2)을 각각 분주하고 각각 이 순차 순환하여 위상이 어긋난 n/2개의 분주출력을 출력하는 2개의 1대 n/2 분주카운터의 동작으로 선택신호(SS)에 의해 변환되는 제1카운터수단(37)과, 상기 제1카운터수단의 n개의 출력에 의해 비교신호를 래치하는 n개의 제1래치회로(151∼15n)와, 제1시스템클록(S1)을 분주하고 순차 순환하여 위상이 어긋난 n개의 분주출력을 출력하는 한개의 1 대 n 분주카운터의 동작과, 상기 제1시스템 클록을 각각 분주하고 각각이 순차 순환하여 위상이 어긋난 n/2개의 분주출력을 출력하는 2개의 1대 n/2분주카운터의 동작으로 상기 선택신호(SS)에 의해 변환되는 제2카운터수단(38)과, 상기 제2카운터수단의 n개의 출력에 의해 각각 기대치 신호를 래치하는 n개의 제2래치회로(211∼21n)와, 상기 n개의 제1래치회로의 출력과, 상기 n개의 제2래치회로의 출력과의 대응하는 것을 각각 비교하는 n개의 비교회로(221∼22n)와 제2시스템클록(S2)을 분주하고 순차 순환하여 위상이 어긋난 n개의 분주출력을 출력하는 한개의 1대 n 분주카운터의 동작과, 상기 제2시스템클록을 각각 분주하고 각각이 순차 순환하여 위상이 어긋난 n/2개의 분주출력을 출력하는 2개의 1대 n/2분주카운터의 동작으로 상기 선택신호(SS)에 의해 변환되는 제3카운터수단(39)과, 상기의 제3카운터수단의 n개의 출력과, 상기 N개의 비교회로의 출력과의 각 대응하는 것이 각각 공급되는 n개의 AND회로(251∼25n)와, 상기 n개의 AND회로의 출력의 n/2개씩의 공급되는 2개의 OR회로(57,58)와, 상기 OR회로중 한쪽(58)의 출력이 공급되고 상기 선택신호(SS)에 의해 제어되는 금지게이트(59)와, 상기 금지게이트의 출력과, 상기 2개의 OR회로중 다른쪽(57)의 출력이 공급되는 OR회로(61), 를 구비하는 것을 특징으로 하는 IC 시험장치의 논리비교회로.
  2. 제1항에 있어서, 상기 선택신호(SS)에 따라서 상기 제1 및 제2비교클록(C1,C2)중 한쪽을 선택출력하는 선택수단(43)이 설치되고, 상기 제1카운터수단(37)은 상기 제1비교클록이 부여되는 제1입력(CK1)과, 상기 선택수단(43)의 출력이 부여되는 제2입력(CK2)을 갖는 것을 특징으로 하는 IC 시험장치의 논리비교회로.
  3. 제1항에 있어서, 상기 각 제1, 제2 및 제3카운터(37,38,39)는, 각각이 비반전출력과 반전출력을 가지고 있고, 서로가 종속접속되고, 공통의 클록(C1 또는 C2,S1,S2)에 의해 트리거되는 n/4개의 플립플롭(461,462)으로 이루어진 제1플립플롭그룹과, 각각이 비반전출력과 반전출력을 가지고 있고, 서로가 종속접속되고, 공통의 클록(C1,S1,S2)에 의해 트리거되는 n/4개의 플립플롭(421,422)으로 이루어진 제2플립플롭그룹과, 상기의 선택신호(SS)에 따라서 상기 제1플립플롭그룹의 최종단(462)의 출력을 상기 제2플립플롭그룹의 초단(421)의 입력에 접속하든가, 상기 제2플립플롭그룹의 최종단(422)의 출력을 그 그룹의 초단(421)의 입력에 접속하는 제1선택기수단(44)과, 상기 선택신호(SS)에 따라서 상기 제2플립플롭그룹의 최종단(422)출력이나, 상기 제1플립플롭그룹의 최종단(462)의 출력을 상기 제1플립플롭그룹의 초단(461)의 입력에 접속하는 제2선택기수단(45)과, 상기 제1 및 제2플립플롭그룹의 각각의 플립플롭의 비반전출력과 반전출력을 소정의 펄스폭을 소유하는 신호로 변환하는 논리게이트회로수단, 을 포함하는 것을 특징으로 하는 IC 시험장치의 논리비교회로.
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