DK163905B - Delekreds med variabelt forholdstal - Google Patents
Delekreds med variabelt forholdstal Download PDFInfo
- Publication number
- DK163905B DK163905B DK527981A DK527981A DK163905B DK 163905 B DK163905 B DK 163905B DK 527981 A DK527981 A DK 527981A DK 527981 A DK527981 A DK 527981A DK 163905 B DK163905 B DK 163905B
- Authority
- DK
- Denmark
- Prior art keywords
- input
- output signal
- circuit
- control
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
- Lock And Its Accessories (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
i
DK 163905 B
Den foreliggende opfindelse angår en delekreds med et variabelt forholdstal (modulo-2-delekreds) af den art, som omfatter en delende tællekreds med et fast del eforhold, og som taktstyres af et ind-gangsimpulstog, som føres til tællekredsen gennem en portkreds 5 hørende til en logisk kreds.
Modulo-2-delekredsen er en velkendt type af de variable modulo-delekredse, som bliver anvendt i frekvenssyntetisatorer. Disse indeholder en delende tællekreds med en styresignalindgang til at 10 ændre del eforhol det i tællekredsen.
Et styresignal, som føres til styresignalindgangen på tællekredsen, omstiller tællekredsen således, at den dividerer med et andet forholdstal, dvs. N+l i stedet for N.
15
Et problem ved denne kendte type af delekreds er tidsforsinkelsen, som opstår, fra styresignalet tilføres, og indtil delekredsen reagerer. Denne tidsforsinkelse kaldes "opsætte-" (set up) eller "udløse-" (release) tiden afhængigt af i hvilken retning delefor-20 holdet ændres. Problemet er mere alvorligt, når det drejer sig om delekredse med lavere deleforhold.
US patentskrift nr. 3.341.693 omhandler en impulstællekreds, som omfatter en styresiøjfe-forsinkel sesanordning. En sådan styresiøj-25 fe-forsinkelse nedsætter kredsens driftshastighed, og dette er en egenskab, som det gælder om at undgå.
US patentskrift nr. 4.184.068 omhandler en modulo-2 "prescaler", hvor modulet M kan skifte mellem en af to værdier, og dette giver et 30 udgangsimpulstog fra prescaleren med en gentagelsesfrekvens, som er 1/M-del af frekvensen til prescaleren. Behovet for at skifte modulusværdien indfører en tidsforsinkelse, som det er omtalt ovenfor. Med delekredsen ifølge den foreliggende opfindelse undgås en sådan forsinkelse.
35 US patentskrift nr. 4.031.476 omhandler en delekreds af generelt samme type som kredsen ifølge den foreliggende opfindelse. Den kendte delekreds er imidlertid ikke i stand til drift ved sådanne høje hastigheder som delekredsen ifølge den foreliggende opfindelse
DK 163905 B
2 tilsigter at arbejde ved. For at kunne opnå en sådan højhastighedsdrift er det nødvendigt at indføre væsentlige kredsløbstekniske forbedringer, og det er netop sådanne kredsløbstekniske forbedringer, der er de ejendommelige træk ved den foreliggende opfindelse.
5
Den foreliggende opfindelse har således til formål at tilvejebringe en delekreds med variabel modulus, hvor de ovennævnte forsinkelseseller hastighedsproblemer er fjernet eller i det mindste reduceret.
10 Ifølge den foreliggende opfindelse opnås dette ved en delekreds af den indledningsvis angivne art, som er ejendommelig ved, at den logiske kreds omfatter en deleanordning indrettet til at frekvens-dele indgangsimpulstoget for at tilvejebringe et delt impulstog og et komplementært delt impulstog, en synkroniseringsanordning ind-15 rettet til at generere et første kontrol udgangssignal og et komplementært første kontrol udgangssignal, som hvert er synkroniseret med det delte impulstog i afhængighed af et styresignal, som tilføres synkroniseringsanordningen, en anordning til at generere et andet kontrol udgangssignal under påvirkning af det komplementære første 20 kontrol udgangssignal i afhængighed af det første kontrol udgangssignal og det komplementære delte impulstog, og en portkontrolanordning, som er påvirkelig af det første kontrol udgangssignal og det andet kontrol udgangssignal for at tilvejebringe et portsignal koblet til porten for at fjerne en eller flere impulser fra indgangsim-25 pulstoget, således at deleforholdet i delekredsen er effektivt variabelt i afhængighed af det antal styreimpulser, som bliver modtaget af den logiske kreds under en udgangscyklus for den delende tællekreds.
30 Yderligere udførelsesformer for delekredsen ifølge opfindelsen fremgår af de øvrige patentkrav.
Der er således tilvejebragt en delekreds med variabelt forholdstal, som består af en delende tællekreds med fast del eforhold, som bliver 35 aktiveret af et indgangsimpulstog. Dette tilføres tællekredsen via en anordning, som fjerner en eller flere impulser fra impulstoget på indgangen, således at det effektive del eforhold til delekredsen bliver ændret.
3
DK 163905 B
Anordningen, som fjerner en eller flere impulser fra impulstoget på indgangen, omfatter en portkreds, der modtager indgangsimpulstoget, og en anordning, som tilvejebringer en aktiveringsimpuls, der kontrollerer portkredsen.
5
Anordningen, som tilvejebringer aktiveringsimpulsen, kan omfatte en logisk kreds med en kontrol signal indgang, der er således indrettet, at den kontrollerer portkredsen i overensstemmelse med et kontrol-signal, der tilføres kontrol signal indgangen.
10
Opfindelsen skal herefter forklares nærmere under henvisning til tegningen, hvor 15 20 25 30 35
DK 163905 B
4 fig. 1 viser en udførelsesform for en indstillelig forholdsdeler ifølge opfindelsen og fig. 2 et forklarende diagram, som viser bølgeformer, der optræder på forskellige steder i 5 arrangementet i fig. 1.
I fig. 1 på tegningen bliver indgangssignaler, der skal deles, ført til en indgangsterminal 1, som er forbundet med en indgang 2 på en ELLER-port 3 og til en taktindgang 4 på en D-type bistabil multivibrator 5. Udgangslo signaler fra ELLER-porten 3 føres over en ledning 6 for at taktstyre en deletæller 7, som har et fast deleforhold N. Tælleren 7 fører delte udgangssignaler til en udgangsterminal 8, som er udgangen på den indstillelige forholdsdeler.
15 Den bistabile multivibrator 5 har en D indgang 9 og komplementære udgange Q ,og Q . O udgangen er forbun- Ά A Å det tilbage til D indgangen 9 på den bistabile multivibrator, så at den bistabile multivibrator 5 virker på kendt måde som en frekvensdeler, idet signalerne, som op-2o træder på QA udgangsterminalen,er halvdelen af signalerne, som føres til indgangsterminalen 1.
En styresignalindgangsterminal lo får under drift tilført et styresignal for at ændre delerens deleforhold. Terminalen lo er forbundet med den ene indgang på en 0G-25 port 11 og over en inverter 12a med en indgang på en anden OG-port 13. Qa udgangen på den bistabile multivibrator 5 er forbundet med en anden indgang på OG-porten 11 og over en inverter 12b med en anden indgang på OG-porten 13.
OG-porten 11 har en udgang 14, som er forbundet med 3o en sætte ("S") indgang på en sætte-tilbagestillevippe 15, medens OG-porten 13 har en udgang 16, som er koblet til tilbagestille (R) indgangen på vippen 15.
Vippen 15 har udgange Q1 og Q2, hvor Q1 udgangen er forbundet i parallel med hver af to OG-porte 35 17 og 18, medens Q1 udgangen er forbundet med S indgangen på en anden sætte-tilbagestillevippe . 19.
OG-porten 18 har en udgang 2o, som er forbundet med R indgangen på vippen 19, der har en Q udgang
DK 163905 B
5 betegnet Q^, som er forbundet med én anden indgang på 0G-porten 17. OG-porten 181 s anden indgang er forbundet med Qa udgangen på den bistabile D-type multivibrator 5, og OG-porten 17 har en udgang 21, som er forbundet med en anden 5 indgang 22 på ELLER-porten 3.
Der henvises nu til såvel fig. 1 som fig. 2. Et indgangsimpulstog vist ved linie (a) i fig. 2 føres til indgangsterminalen 1 og dermed til indgangen 2 på ELLER-porten 3. Under fravær af et logisk højt signal på den anden indlo gangsterminal 22 på porten 3 vil impulstoget føres gennem porten 3 over ledningen 6 og vil blive delt af tælleren 7. Tælleren 7 deler impulstoget med en faktor N, og dette delte impulstog vil optræde på udgangsterminalen 8. Deleren har derfor et deleforhold N mellem indgangs- og udgangs-15 terminalerne henholdsvis 1 og 8.
Indgangsimpulstoget føres også til taktindgangen 4 på den bistabile D-type multivibrator 5, og i betragtning af forbindelsen mellem Q. udgangen på denne bistabile mul-tivibrator og dens D indgang 9 vil et impulstog optræde på 2o udgangen med halvdelen af frekvensen af impulstoget, som føres til indgangsterminalen 1. Dette impulstog er angivet ved linien (c) i fig. 2.
Det antages nu, at styreimpulser med lavere frekvens end indgangsimpulstoget føres til styreindgangsterminalen 25 lo, og en sådan impuls er angivet ved linie (b) i fig. 2.
Denne styreimpuls føres direkte til OG-porten 11 og i inverteret form til porten 13 og har ikke nogen virkning på nogen af portene før det tidspunkt, hvor QA udgangen på den bistabile multivibrator 5 bliver høj. På dette tidspunkt 3o vil udgangen 14 på OG-porten 11 blive logisk høj og vil sætte vippen 15 i sættetilstanden, hvor udgangen er logisk høj.
OG-porten 13 modtager de samme indgangssignaler som OG-porten 11, men i inverteret form, og når styreimpulsen 35 bliver logisk lav, og QA udgangen på den bistabile multivibrator 5 følgelig også bliver lav, vil OG-porten 13 således have en udgang 16, som er logisk høj, og som vil tilbagestille vippen 15, så at dens Q1 udgang bliver lo-
DK 163905 B
6 gisk lav, medens dens udgang er logisk høj.
Q1 udgangen på sætte-tilbagestille vippen 15 vil derfor for hver styreimpuls frembringe en impuls vist ved linie (d) i fig. 2, hvis samlede længde er styret 5 af længden af styreimpulsen, men hvis for- og bagkanter er synkroniseret til for- og bagkanterne af impulstoget, som optræder på den bistabile multivibrators Q udgang.
Som forklaret ovenfor bliver udgangen på vippen 15 først høj i synkronisme med QA udgangen på den lo bistabile multivibrator 5. Q1 udgangen på vippen 15 er forbundet med den ene indgang på OG-porten 18, men har på dette stadium ikke nogen virkning på denne port, da den anden indgang på porten 18 er forbundet med QA udgangen på den bistabile multivibrator 5, som er logisk lav, når QA 15 udgangen er høj.
Som det fremgår af linierne (a) og (c) i fig. 2, vil Q udgangen på den bistabile multivibrator 5 blive lo-gisk lav efter en fuldstændig taktcyklus af indgangsimpulstoget. Q1 udgangen på vippen 15 vil stadig være høj 2o på dette stadium, og udgangen 2o på OG-porten 18 vil derfor blive logisk høj, og dette vil tilbagestille vippen 19, så at Q2 udgangen på denne vippe vil blive logisk lav.
Bølgeformen, som optræder på Q2 udgangen på 25 vippen 19, er vist ved linie (e) i fig. 2. Som det fremgår af linierne (d) og (e) i fig. 2, vil Q1 udgangen være lav på det tidspunkt, som går umiddelbart forud for det tidspunkt, hvor udgangen på vippen 15 bliver høj, da Q.| udgangen er komplement til udgangen. Når er 3o logisk høj, vil dette sætte vippen 19, så at dens Q2 udgang vil være logisk høj.
Tilstanden af Q2 vil ikke blive påvirket, når bliver høj, og bliver lav, da det logisk høje niveau af Q.j som forklaret ovenfor ikke påvirker OG-porten 18 på det 35 tidspunkt, hvor bliver logisk høj. OG-porten 18 bliver ikke åbnet., således at vinpen 19 kan tilbagestilles, før en taktcyklus senere af indgangssignalet er ført til indgangsterminalen 1.
7 Følgelig er Q1 og Q2 udgangene på vipperne 15 og 19 logisk høje sammen for en taktcyklus af indgangssignalet. Udgangen 21 på OG-porten 17 vil derfor være logisk høj for denne ene taktcyklus, da både og Q2 føres 5 til respektive indgange på denne OG-port.
Udgangen 21 på OG-porten 17 er forbundet med indgangen 22 på ELLER-porten 3, og denne indgang vil derfor holdes på et logisk højt niveau for en taktcyklus af indgangssignalet.
lo Virkningen af at holde indgangen 22 på ELLER-porten 3 logisk høj for én taktcyklus af indgangssignalet er at maskere en taktkant af dette signal,hvilken taktkant ellers ville blive ført over ledningen 6 for at taktstyre tælleren· 7. Som følge heraf vil signalet, som optræder på ud-15 gangsterminalen 8, blive delt med N + 1 i stedet for med N, selv om tælleren 7 selv fortsætter med at dele med N.
For derfor at frembringe et deleforhold på N + 1 for hele deleren skal en styreimpuls føres til styreindgangsterminalen lo under hver udgangscyklus af tælleren 2o 7 for således at fjerne en taktkant fra impulstoget, som føres til tælleren 7 under hver udgangscyklus for denne tæller.
Hvis to taktimpulser føres til styreindgangsterminalen lo under hver udgangscyklus for tælleren 7, vil to 25 taktkanter blive fjernet fra indgangssignalet, og udgangssignalet, som optræder på terminalen 8, vil blive delt med N + 2 osv.
Den foreliggende opfindelse foimindsker derfor den tidsforsinkelse, som optræder i det ovenfor beskrevne 3o kendte arrangement, da der ikke sker nogen omstilling af tælleren 7. Denne tæller fortsætter med at dele med N, idet deleforholdet styres ved at fjerne taktkanter, som ellers ville have taktstyret denne tæller.
Opfindelsen er særlig egnet til anvendelse i fre-35 kvenssyntetisatorer, hvor modulo-to- eller andre former for delekredse med variabelt deleforhold er påkrævet.
Claims (6)
1. Delekreds med variabelt forholdstal af den art, som omfatter en delende tællekreds (7) med et fast del eforhold, og som taktstyres af et indgangsimpulstog, som føres til tællekredsen gennem en portkreds (3) hørende til en logisk kreds, kendetegnet ved, at den logiske kreds omfatter en deleanordning (5) indrettet til at frekvensdele indgangsimpulstoget for at tilvejebringe et delt impulstog (Qa) og et komplementært delt impulstog (QA), en synkroniseringsanordning (11,15) indrettet til at generere et første kontrol udgangssignal (Qj) og et komplementært første kontroludgangssignal (Qj), som hvert er synkroniseret med det delte impulstog i afhængighed af et styresignal, som tilføres synkroniseringsanordningen (11,15), en anordning (18,19) til at generere et andet kontrol udgangssignal (Qg) under påvirkning af det komplementære første kontrol udgangssignal i afhængighed af det første kontrol udgangssignal og det komplementære delte impulstog, og en portkontrol anordning (17), som er påvirkelig af det første kontrol udgangssignal (Qj) og det andet kontrol udgangssignal (Qg) for at tilvejebringe et portsignal koblet til porten (3) for at fjerne en eller flere impulser fra indgangsim-pulstoget, således at del eforholdet i delekredsen er effektivt variabelt i afhængighed af det antal styreimpulser, som bliver modtaget af den logiske kreds under en udgangscyklus for den delende tællekreds (7).
2. Delekreds ifølge krav 1, kendetegnet ved, at portkontrolanordningen omfatter en OG-port (17), som modtager det første kontrol udgangssignal (Qj) og det andet kontrol udgangssignal (Qg) for at tilvejebringe portsignalet i afhængighed af disse.
3. Delekreds ifølge krav 2, kendetegnet ved, at synkroniseringsanordningen (11,15) omfatter en første OG-port (11) med en første indgang og en anden indgang, idet (QA)-udgangen fra delean-ordningen (5) er forbundet med den nævnte første indgang og styresignalet til den anden indgang for at tilvejebringe et første udgangssignal afhængigt af styresignalet og det delte impulstog, en ti 1 bagesti 11 elig vippekreds (15) med en sætteindgang og to komplementære udgange, hvilket første udgangssignal er koblet til sætteindgangen på vippekredsen med henblik på at omstille denne for at DK 163905 B 9 tilvejebringe et højt niveau på det første kontrol udgangssignal ved højt niveau på det første udgangssignal, en første inverteringskreds (12b) og en anden inverteringskreds (12a) koblet henholdsvis til en første indgang og en anden indgang på en anden OG-port (13), idet 5 (QA)-udgangen fra deleanordningen (5) er forbundet med den første indgan.g på den anden OG-port (13) gennem den første inverteringskreds (12b), og styresignalet er koblet til den anden indgang gennem den anden inverteringskreds (12a) for at tilvejebringe et andet udgangssignal i afhængighed af styresignalet og det 10 delte impulstog, hvilket andet udgangssignal er koblet til en til bagest i 11 i ngs1ndgang på vippekredsen (15) med henblik på at til bagesti Ile denne for at frembringe et højt niveau på det komplementære første kontrol udgangssignal ved højt niveau på det andet udgangssignal. 15
4. Delekreds ifølge krav 3, kendetegnet ved, at anordningen til generering af det andet kontrol udgangssignal omfatter en anden til bagesti 11 elig vippekreds (19), som har en sætteindgang, der er koblet til den udgang på vippekredsen (15), som giver det kom- 20 plementære første kontrol udgangssignal, der ved højt niveau omstiller den anden vippekreds (19) for at tilvejebringe det andet styresignal, en tredie OG-port (18) med en første indgang og en anden indgang, idet det første kontrol udgangssignal er koblet til den første indgang på den tredie OG-port (18), og det komplementære 25 delte impulstog er koblet til den anden indgang på den tredie OG-port (18) for at frembringe et udgangssignal, der er koblet til en tilbagestillingsindgang på den anden vippekreds (19), som dermed til bagesti 11 es ved højt niveau på denne indgang i afhængighed af det første kontrol udgangssignal og det komplementære delte impulstog fra 30 deleanordningen (5).
5. Delekreds ifølge krav 4, kendetegnet ved, at delean-ordningen (5) er en bistabil kreds af D-typen, som giver det delte impulstog og det komplementære delte impulstog, der hvert har en 35 frekvens lig med halvdelen af indgangsimpulstogets frekvens.
6. Delekreds ifølge krav 1, kendetegnet ved, at delean-ordningen (5) er en bistabil kreds af D-typen indrettet til at tilvejebringe det delte impulstog, idet det delte impulstog og det DK 163905 B lo komplementære delte impulstog hvert har en frekvens lig med halvdelen af indgangsimpulstogets frekvens, hvor synkroniseringsanordningen (11,15) omfatter en første OG-port (11) med en første indgang og en anden indgang, hvor (Q^)-udgangen fra deleanordningen (5) er 5 koblet til den første indgang, og styresignalet er koblet til den anden indgang for at tilvejebringe et første udgangssignal i afhængighed af styresignalet og det delte impulstog, en tilbagestillelig vippekreds (15) med en sætteindgang og to komplementære udgange, hvor det første udgangssignal er koblet til sætteindgangen på 10 vippekredsen (15), som derved omstilles for at frembringe et højt niveau på det første kontrol udgangssignal ved højt niveau på det første udgangssignal, en første og en anden inverteringskreds (12b,12a) koblet henholdsvis til en første og en anden indgang på en anden OG-port (13), idet (Q^)-udgangen fra deleanordningen (5) er 15 koblet til den første indgang på den anden OG-port (13) gennem den første inverteringskreds (12b), og styresignalet er koblet til den anden indgang på den anden OG-port (13) gennem den anden inverteringskreds (12a) for at tilvejebringe et andet udgangssignal i afhængighed af styresignalet og det delte impulstog, hvilket andet 20 udgangssignal er koblet til en tilbagestillingsindgang på vippekredsen (15), som tilbagestilles for at frembringe et højt niveau på det komplementære første udgangssignal ved højt niveau på det andet udgangssignal, og at anordningen til generering af det andet kontroludgangssignal omfatter en anden til bagesti11 el ig vippekreds 25 (19), som har en sætteindgang, der er forbundet med den udgang på vippekredsen (15), som giver omstilling af den anden vippekreds (19) til at frembringe det andet styresignal, en tredie OG-port (18) med en første indgang og en anden indgang, hvor det første kontrol udgangssignal er koblet til den første indgang på den tredie OG-port 30 (18), og det komplementære delte impulstog er koblet til den anden indgang på den tredie OG-port (18) for at give et udgangssignal, som er koblet til en tilbagestillingsindgang på den anden vippekreds (19), som ved højt niveau på denne indgang tilbagestilles i afhængighed af det første kontrol udgangssignal og det komplementære delte 35 impulstog fra deleanordningen (5), og at portkontrolanordningen omfatter en OG-port (17) indrettet til at modtage det første kontroludgangssignal (Qj) og det andet kontroludgangssignal (Q2) for at tilvejebringe portsignalet i afhængighed af disse.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8039315 | 1980-12-08 | ||
| GB8039315A GB2089539B (en) | 1980-12-08 | 1980-12-08 | Adjustable ratio divider |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DK527981A DK527981A (da) | 1982-06-09 |
| DK163905B true DK163905B (da) | 1992-04-13 |
| DK163905C DK163905C (da) | 1992-09-14 |
Family
ID=10517837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DK527981A DK163905C (da) | 1980-12-08 | 1981-11-27 | Delekreds med variabelt forholdstal |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4495630A (da) |
| DE (1) | DE3142167A1 (da) |
| DK (1) | DK163905C (da) |
| FR (1) | FR2495861B1 (da) |
| GB (1) | GB2089539B (da) |
| NO (1) | NO161349C (da) |
| SE (1) | SE8107276L (da) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4562402A (en) * | 1983-04-29 | 1985-12-31 | Tektronix, Inc. | Method and apparatus for generating phase locked digital clock signals |
| JP2572283B2 (ja) * | 1989-10-23 | 1997-01-16 | 日本無線株式会社 | 可変分周回路 |
| US5063579A (en) * | 1990-05-11 | 1991-11-05 | Northern Telecom Limited | Scaler for synchronous digital clock |
| US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3341693A (en) * | 1963-06-21 | 1967-09-12 | Rca Corp | Pulse counter |
| JPS5614007B2 (da) * | 1974-08-19 | 1981-04-01 | ||
| US4031476A (en) * | 1976-05-12 | 1977-06-21 | Rca Corporation | Non-integer frequency divider having controllable error |
| US4184068A (en) * | 1977-11-14 | 1980-01-15 | Harris Corporation | Full binary programmed frequency divider |
-
1980
- 1980-12-08 GB GB8039315A patent/GB2089539B/en not_active Expired
-
1981
- 1981-10-23 DE DE19813142167 patent/DE3142167A1/de not_active Withdrawn
- 1981-11-23 FR FR8121892A patent/FR2495861B1/fr not_active Expired
- 1981-11-27 DK DK527981A patent/DK163905C/da not_active IP Right Cessation
- 1981-12-03 NO NO814137A patent/NO161349C/no unknown
- 1981-12-04 SE SE8107276A patent/SE8107276L/ not_active Application Discontinuation
- 1981-12-07 US US06/328,248 patent/US4495630A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3142167A1 (de) | 1982-07-08 |
| FR2495861B1 (fr) | 1988-08-26 |
| NO814137L (no) | 1982-06-09 |
| NO161349C (no) | 1989-08-02 |
| FR2495861A1 (fr) | 1982-06-11 |
| DK163905C (da) | 1992-09-14 |
| NO161349B (no) | 1989-04-24 |
| GB2089539B (en) | 1984-08-01 |
| DK527981A (da) | 1982-06-09 |
| SE8107276L (sv) | 1982-06-09 |
| GB2089539A (en) | 1982-06-23 |
| US4495630A (en) | 1985-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5259006A (en) | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like | |
| KR100252063B1 (ko) | 글리치가 없는 클럭 인에이블 회로 | |
| US4419629A (en) | Automatic synchronous switch for a plurality of asynchronous oscillators | |
| EP0183875A2 (en) | Clocked logic device | |
| GB2348327A (en) | Clock skew removal apparatus | |
| US4843263A (en) | Clock timing controller for a plurality of LSI chips | |
| GB2358531A (en) | Glitch free clock multiplexer circuit | |
| US6653867B1 (en) | Apparatus and method for providing a smooth transition between two clock signals | |
| US5122757A (en) | Digital frequency generator | |
| EP0263377A2 (en) | High-speed pulse swallower | |
| DK163905B (da) | Delekreds med variabelt forholdstal | |
| US4034352A (en) | Phase control of clock and sync pulser | |
| JP2660769B2 (ja) | 同期デジタルクロック用スケーラ | |
| EP0453171A2 (en) | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| US3688200A (en) | Automatic clock pulse frequency switching system | |
| KR0152346B1 (ko) | 클럭 스위칭 회로 | |
| US6320442B1 (en) | Dual clock D type flip-flop | |
| JPH04233014A (ja) | コンピュータ・システム | |
| JP3485449B2 (ja) | クロック分周切替回路 | |
| JP2778527B2 (ja) | 計数回路 | |
| KR920006931Y1 (ko) | 홀수분주회로 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| JP2621668B2 (ja) | フレーム同期回路 | |
| JPS63254823A (ja) | Ｄ形フリップフロップを使用した分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PBP | Patent lapsed |