KR100252063B1 - 글리치가 없는 클럭 인에이블 회로 - Google Patents

글리치가 없는 클럭 인에이블 회로 Download PDF

Info

Publication number
KR100252063B1
KR100252063B1 KR1019970708763A KR19970708763A KR100252063B1 KR 100252063 B1 KR100252063 B1 KR 100252063B1 KR 1019970708763 A KR1019970708763 A KR 1019970708763A KR 19970708763 A KR19970708763 A KR 19970708763A KR 100252063 B1 KR100252063 B1 KR 100252063B1
Authority
KR
South Korea
Prior art keywords
signal
clock
input
output
logic
Prior art date
Application number
KR1019970708763A
Other languages
English (en)
Other versions
KR19990022284A (ko
Inventor
엘. 랜달 주니어 모우트
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Publication of KR19990022284A publication Critical patent/KR19990022284A/ko
Application granted granted Critical
Publication of KR100252063B1 publication Critical patent/KR100252063B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference

Abstract

회로(100)는, 토글 플립-플롭(110)과, D 플립-플롭(112) 및 조합 논리(114)를 이용하여, 클럭 신호 내에 스파이크들이나 순간적인 펄스들을 만들어내지 않고 인에이블되거나 디스에이블되는 클럭 신호(158)를 발생한다. 상기 회로는 입력 클럭 신호(152)와 입력 클럭 인에이블 신호(150)를 입력한다. 상기 회로(100)는 입력 클럭 인에이블 신호(150)에 의해 제어되어, 입력 클럭 신호(152)가 인에이블/디스에이블된 형태의 출력 클럭 신호(158)를 발생한다. 상기 회로(100)는 따라서, 공통 클럭 신호에 의해 트리거된 논리 회로 그룹들을 단일 제어 신호로써 인에이블 또는 디스에이블하는 동작에 있어서 유리하다.

Description

글리치가 없는 클럭 인에이블 회로
일반적으로, 디지털 논리 시스템들은 동기식으로 동작한다. 즉, 디지털 논리 시스템 내의 회로들은 공통의 "클럭" 신호에 응답하여, 시스템 내의 제1 논리 회로에 의해 발생된 출력 신호들이 클럭 신호에 대해 예견될 수 있는 때에 변하도록 한다. 따라서, 제1 논리 회로로부터 출력신호를 전달받는 제2 논리 회로는 클럭 신호에 대해 특정 시간에서의 출력 신호를 제어할 수 있다. 이러한 방법으로, 출력 신호가 안정한 상태 예를 들면, 두 개의 이진 상태들중 하나의 상태에 도달하고, 제2 논리 회로가 올바른 상태를 결정할 수 있는 충분한 시간 동안 그 상태를 유지할 수 있는 것은 확실하다.
디지털 논리 시스템 내에서 많은 회로들을 선택적으로 특정 시간 주기동안 디스에이블시키는 것이 유리할 수 있다. 이를 위한 한 방법은 제어 신호를 사용하는 동기식 회로의 그룹에 공통의 클럭 입력을 게이트 온 시키고 게이트 오프시키는 것일 수 있다. 예를 들어, 다수개의 서로 연결된 쌍안정 소자들을 구비한 쉬프트 레지스터를 통해 비트들을 클러킹하는 것은 이들 각 쌍안정 소자들에 대한 클럭 입력들을 선택적으로 디스에이블 시키는 것에 의해 제어될 수 있다. 게이팅 기능은, 예를 들어, 디스에이블 신호가 어써트(assert)되면 클럭 신호가 게이트 출력으로 통과하지 않도록 클럭과 "디스에이블" 신호를 "앤드조합" 하는 것에 의해 이루어지지만, 클럭 신호 내에 "글리치(glitch)들"이 발생할 수 있다. 글리치들은 특히, 클럭 신호들에 대해 디스에이블 신호가 변하는 시간이 불확실한 경우 발생될 수 있다. 이 조건은 인에이블 신호가 게이트될 클럭에 대해 동기되어 발생될 때 특히 발생한다. 이들 글리치들은 디스에이블 신호가 클럭의 상승 또는 하강 에지들 후 즉각적으로 어써트되면 발생되고, 좁은 폭 클럭 펄스들 또는 클럭된 논리 회로들에 있어서 오동작을 유발하는 "스파이크들"을 초래하기까지 한다. 따라서, 그러한 글리치들 발생 없이 인에이블되고 디스에이블될 수 있는 클럭의 유리함을 제공하는 논리 회로가 요구된다.
본 발명은 디지털 논리 회로들에 관한 것이다.
도 1은 클럭 출력 상에 포텐셜 글리치를 갖는 종래의 일 예에 따른 클럭 인에이블 회로의 논리도이다.
도 2는 클럭 출력 신호 상의 글리치를 보여주는 종래의 클럭 인에이블 회로와 관련된 신호들의 타이밍도들이다.
도 3은 클럭 출력 상에 포텐셜 글리치를 감소시키는 종래의 다른 예에 따른 클럭 회로의 논리도이다.
도 4는 도 3에 도시된 종래의 클럭 인에이블 회로와 관련된 신호들의 타이밍도들이다.
도 5는 클럭 인에이블 신호와 클럭 입력 신호에 응답하여 클럭 출력 신호를 인에이블 및 디스에이블시키는 본 발명의 제1 실시예를 도시한 논리도이다.
도 6은 도 5의 실시예와 관련된 신호들의 타이밍도들로써, 입력 신호들과 출력 신호의 관계를 보여준다.
도 7은 본 발명의 실시예들에 적용될 수 있는 토글 플립-플롭의 일 실시예를 도시한다.
본 발명은, 입력 클럭 신호와, 입력 클럭 신호에 동기된 입력 클럭 인에이블 신호를 입력하여, 클럭 인에이블 신호가 어써트될 때 활성화되고, 클럭 인에이블 신호가 어써트되지 않을 때 비활성화되는 인에이블된 클럭 출력 신호를 발생하는 클럭 인에이블 회로를 제공한다. 상기 회로는, 입력 클럭 인에이블 신호와 입력 클럭 신호를 입력들로 가지는 토글 플립-플롭을 구비하고, 토글 플립-플롭은, 입력 클럭 인에이블 신호가 어써트된 상태에서만 입력 클럭 신호의 상승 에지가 발생할 때 상태들이 변하는 출력을 갖는다. 상기 회로는 또한, 입력 클럭 신호와 토글 플립-플롭 출력을 입력들로 가지는 D 플립-플롭을 구비한다. D 플립-플롭은, 입력 클럭 신호의 하강 에지가 발생될 때 토글 플립-플롭 출력의 출력 상태로 변하는 출력을 가진다. 상기 회로는 또한, 토글 및 D 플립-플롭 출력들을 입력들로 가지는 조합 논리 회로를 구비한다. 상기 조합 논리 회로는, 기능적으로 이들 플립-플롭 출력들의 배타적 논리합이고, 클럭 인에이블 회로의 활성화된 클럭 출력 신호인 출력을 발생한다.
도 1은 본 발명에 의해 해결된 문제점을 갖는 종래의 일 예에 따른 클럭 인에이블 회로(10)의 논리도이다. 도시된 바와 같이, 회로(10)는 클럭 입력(14)과, 데이터 입력(D, 16) 및 출력(Q, 18)을 갖는 D 플립-플롭(12)을 포함한다. 클럭 입력(14)은 신호 라인(20) 상에 있는 '클럭 인' 신호를 받아들인다. D 입력(16)은 신호 라인(22) 상에 있는 '클럭 인에이블' 입력을 받아들인다. D 플립-플롭(12)은, 2-입력 앤드 게이트(32)의 제1 입력(30)으로 제공되는 '인에이블_Q' 신호를 신호 라인(24)을 통해 Q 출력(18) 상에 발생한다. 2-입력 앤드 게이트(32)의 제2 입력(34)은 신호 라인(20) 상의 '클럭 인' 신호를 입력하도록 연결된다. 앤드 게이트(32)는 신호 라인(38) 상에 '클럭 아우트' 신호를 제공하는 출력(36)을 갖는다.
도 2의 '클럭 인' 타이밍도(40)에 도시된 바와 같이, '클럭 인' 신호는 상승 에지들(42)과 하강 에지들(44)로 정의된 복수개의 클럭 펄스들을 구비한다. 도 1의 D 플립-플롭(12)은 D 입력(16) 상에 있는 '클럭 인에이블' 신호의 상태를 Q 출력(18)으로 전달할 수 있도록 상승 에지들(42)에 응답한다. 따라서, 도 2의 '클럭 인에이블' 타이밍도(50)에 도시된 바와 같이, '클럭 인에이블' 신호가 하이 신호 레벨(52)로써 활성화되면, 하이 신호 레벨은 상승 에지들(42) 중 하나가 발생될 때 D 플립-플롭(12)으로 입력되고, '인에이블_Q' 타이밍도(56)의 상승 에지(54)로 도시된 것처럼, Q 출력(18)에 나타날 것이다.
'인에이블_Q' 신호가 하이 레벨(58) 상태에 있는 동안, 앤드 게이트(32)는 도 2의 타이밍도(62)에서 클럭 펄스들(60)로 도시된 바와 같은 클럭 펄스들을 '클럭 아우트' 신호 라인(38) 상에 제공할 것이다. '클럭 인에이블' 신호가 타이밍도(50)에 있어서 64로 도시된 바와 같은 비활성화 상태 즉, 로우 상태로 스위칭되면, '인에이블_Q' 신호는 다음번 발생되는 '클럭 인' 신호의 상승 에지들(42) 중 하나에 의해 비활성화될 것이다. 그러나, D 플립-플롭(12) 내에서의 전송 지연으로 인해, '인에이블_Q' 신호는 '클럭 인' 신호가 하이 상태로 전환된 후 짧은 시간동안 액티브 하이를 유지할 것이다. '앤드' 게이트(32)의 제1 및 제2 입력들(30, 34)에서 액티브 하이인 '인에이블_Q' 신호와 액티브 하이인 '클럭 인' 신호가 동시에 발생되면 '클럭 아우트' 신호 상에 쇼트 펄스 또는 "글리치(66)"가 발생된다. 이러한 글리치는 '클럭 아우트' 신호를 입력하는 회로에서 발견될 수 있으며, 상기 클럭 인에이블 회로(10)가 적용된 집적회로가 동작하는 중에 예상치 못한 결과를 초래할 수 있다.
도 3은 도 1에 도시된 회로(10)에서 예시된 문제점들을 부분적으로 해결하는 종래의 다른 예에 따른 회로(70)를 도시한다. 도 4는 도 3에 도시된 회로에 대한 타이밍도이다. 도 3과 도 4에 있어서 유사한 구성 요소는 각각 도 1과 도 2에서와 같은 부호가 주어진다. 도 3에 도시된 바와 같이, D 플립-플롭(12)은 하강 에지 트리거된 클럭 입력(74, 클럭 입력에서 원으로 표시)과, D 입력(76) 및 Q 출력(78)을 갖는 D 플립-플록(72)로 대체된다. D 플립-플롭(72)은 도 1의 D 플립-플롭(12)의 동작과 유사한 방법으로 동작한다. 그러나, 데이터 입력(76) 상에 있는 '클럭 인에이블' 신호의 상태는 '클럭 인' 신호의 상승 에지들(42)이 아닌 하강 에지들(44)에서 Q 출력(78)으로 전달된다. 따라서, 도 4의 타이밍도(80)에 도시된 바와 같이, 상기 '인에이블_Q' 출력은 '클럭 인' 신호의 각 하강 에지 후, 로우에서 하이(상승 에지(82)로 도시) 및 하이에서 로우(하강 에지(84)로 도시)로 전환될 것이다. 타이밍도(90)에 도시된 '클럭 아우트' 신호는, '인에이블_Q' 출력이 하이인 동안에 '클럭 인' 신호가 하이가 되면 발생하는 출력 펄스들(92)을 갖는다. '인에이블_Q' 신호가 '클럭 인' 신호의 하강 에지들(44)에서 전환되기 때문에, '클럭 인' 신호는 '인에이블_Q' 신호의 전환이 발생되면 항상 로우가 된다. 따라서, '클럭 아우트' 신호가, 짧은 시간동안 두 신호들이 동시에 하이가 되어 유발되는 글리치들을 가질 가능성이 없다.
비록 도 3에 도시된 회로(70)가 클럭 인에이블 회로에 대한 간단하고 올바른 해답이 되는 것처럼 보이지만, 현재의 회로 디자인은 디자인 엔지니어등에 의해 제공되는 논리 식들과 상태 정보로부터 집적회로들을 발생하는 회로 발생 소프트웨어를 사용하여 이루어진다는 것이 이해되어져야 한다. 그러한 회로 발생 소프트웨어는 집적 회로 내의 회로 경로들을 레이아웃하는데 있어서 최소화 및 최적화 과정들을 수행한다. 상기 과정들이 전적으로 디자인 엔지니어의 소관인 것은 아니다. 비록 디자인 엔지니어가 도 3에 도시된 회로(70)를 지정한다 할지라도, 전술된 문제점을 갖는 도 1의 회로(10)와 유사한 회로를 회로 발생 소프트웨어가 만들어 낼 수있다. 따라서, 회로 발생 소프트웨어에 의해 수행되는 최소화 및 최적화 과정들에도 불구하고, 예견될 수 있는 결과들을 제공할 글리치가 없는 클럭 인에이블 회로에 대한 요구는 남아있다.
도 5는 글리치가 없는 방법으로 인에이블 또는 디스에이블될 수 있는 클럭 출력 신호를 제공하는 본 발명에 따른 회로(100)의 논리도이다. 상기 회로(100)의 구조는 집적 회로의 회로 경로들이 회로 발생 소프트웨이에 의해 발생된 경우, 결과적인 회로(100)가 예견될 수 있는 방법으로 동작될 구조이다.
상기 회로(100)는 토글 플립-플롭(110)과, D 플립-플롭(112) 및 배타적 논리합(XOR) 게이트(114)를 구비한다. 상기 두 플립-플롭들과 XOR 게이트는 예를 들면, 74-시리즈(74, 74L, 74LS, 74S, 74F 등과 같은) 트랜지스터-트랜지스터 논리(TTL)나, 74C-시리즈 또는 4000-시리즈 상보 메탈-산화물-반도체(CMOS) 논리와 같은 몇가지 나열된 표준화된 집적 회로들에 유리하게 적용될 수 있다. 본 발명의 바람직한 적용에 있어서, 플립-플롭들(110, 112)과 XOR 게이트(114)는 프로그래머블 어레이 논리(PAL)이나 특정 용도 집적회로(ASIC)와 같은 주문형 또는 반 주문형 논리 회로에 유리하게 적용된다.
도 5에 도시된 바와 같이, 토글 플립-플롭(110)은 토글 인에이블(TE) 입력(120)과, 클럭(즉, 트리거 또는 토글) 입력(CLOCKA, 122) 및 데이터 출력(QA, 124)을 갖는다. 토글 플립-플롭의 동작은 당기술분야에서 잘 알려져있다. 예를 들어, TE 입력(120) 상의 토글 인에이블 신호가 하이인 경우, CLOCKA 입력(122) 상에 있는 신호의 상승 에지는 QA 신호(124)의 상태들을 전환(즉, 하이 상태로부터 로우 상태로 또는 로우 상태로부터 하이 상태로 토글) 시킨다. TE 입력(120)이 하이인 동안, CLOCKA 입력(122)의 연속적인 각 상승 에지는 QA 출력(124)을 토글시킨다. TE 입력(120)이 로우인 경우, QA 출력(124)은 CLOCLA 입력(122) 상에서 변하는 논리 상태와는 무관하게 상태가 변하지 않는다. 토글 플립 플롭에 대한 특성표가 아래에 도시되어 있으며, QAt는 상기 CLOCKA 입력(122)의 상승 에지 이전의 QA 출력(124) 논리 레벨이고, QAt+1은 CLOCKA 입력(122)의 상승 에지 이후의 QA 출력(124) 논리 레벨이다.
TE QAt QAt+1
11 101 110
이하, 상기 특성 표 1에 따른 예시적인 토글 플립-플롭을 도 7을 참조하여 설명한다.
D 플립-플롭(112)은 데이터 입력(D, 130)과, 클럭 입력(CLOCKB/, 132) 및 데이터 출력(QB, 134)를 갖는다. ("CLOCKB/"에서 끝에 위치한 "/"는 네거티브-에지에서 트리거된 플립-플롭 즉, 아래에 설명되는 바와 같이, 플립-플롭이 CLOCKB/ 입력의 하강 에지에 응답함을 의미한다.) D 플립-플롭의 동작 역시 당 기술분야에서 잘 알려져 있다. 예를 들어, D 입력(130)이 하이인 경우, CLOCKB/ 입력(132)에서의 하강 에지는 상기 QB 출력(134)을 이전의 QB 출력 상태와는 무관하게 하이 상태로 만든다. D 입력(130)이 로우인 경우, CLOCKB/ 입력(132)에서의 하강 에지는 상기 QB 출력(134)을 이전의 QB 출력 상태와는 무관하게 로우 상태로 만든다.
XOR 게이트(114)는 제1 입력(140)과, 제2 입력(142) 및 출력(144)을 갖는다. XOR 게이트의 동작 또한 당 기술분야에서 잘 알려져 있다. 제1 입력(140)과 제2 입력(142)이 서로 다른 논리 상태들에 있는 경우, 출력(144)은 하이 논리 상태에 있게 된다. 제1 입력(140)과 제2 입력(142)이 동일한 논리 상태 (즉, 둘다 하이 또는 둘다 로우 중 어느 하나) 에 있는 경우, 출력(144)은 로우 논리 상태에 있게 된다.
도 5의 회로(100)는, 토글 플립-플롭(110)의 CLOCKA 입력(122) 및 D 플립-플롭(112)의 CLOCKB/ 입력(132)으로 제공되는 '클럭 인' 입력 신호(152)를 갖는다. 상기 회로(100)는 또한, 토글 플립-플롭(110)의 TE 입력(120)으로 제공되는 '클럭 인에이블' 입력 신호(150)를 갖는다. 토글 플립-플롭(110)의 QA 출력(124)은 D 플립-플롭(112)의 D 입력(130) 및 XOR 게이트(114)의 제1 입력(140)으로 제공되는 Q1 신호(154)를 발생한다. D 플립-플롭(112)의 QB 출력(134)은 XOR 게이트(114)의 제2 입력에서 Q2 신호(156)를 발생한다. 상기 회로(100)는 XOR 게이트(114)의 출력(144)에서 '클럭 아우트' 출력 신호(158)를 발생한다.
상기 회로(100)의 동작은 '클럭 인' 입력 신호(152)를 나타내는 '클럭 인' 타이밍도(200)와, '클럭 인에이블' 입력 신호(150)를 나타내는 '클럭 인에이블' 타이밍도(202)와, Q1 신호(154)를 나타내는 Q1 타이밍도(204)와, Q2 신호(156)를 나타내는 Q2 타이밍도(206) 및 '클럭 아우트' 출력 신호(158)를 나타내는 '클럭 아우트' 타이밍도(208)로써 도 6에 도시되어 있다.
타이밍도들(200, 204 및 206)에 도시된 바와 같이, '클럭 인' 입력 신호(152)는 로우에서 하이로의 천이들(예컨대, 천이들(210 및 214)) 및 하이에서 로우로의 천이들(예컨대, 천이들(212 및 216))을 갖는 펄스이다. 토글 플립-플롭(110)의 QA 출력(124)과 그로부터 나온 Q1 신호(154)는, '클럭 인' 입력 신호가 로우에서 하이로 천이되는 경우(예를 들면, Q1 타이밍도(204)의 천이들(220, 222)로 도시)에만 상태가 변한다. D 플립-플롭(112)의 QB 출력(134)과 그로부터 나온 Q2 신호(156)는 '클럭 인' 입력 신호가 하이에서 로우로 천이되는 경우(예를 들면, Q2 타이밍도(206)의 천이들(224, 226)로 도시)에만 상태가 변한다.
타이밍도들(200, 202, 204)에 도시된 바와 같이, '클럭 인에이블' 입력 신호(150)의 로우에서 하이로의 천이(타이밍도(202)의 천이(228)로 도시)가 '클럭 인' 입력 신호(152)의 로우에서 하이로의 천이(210)보다 충분히 이전에 발생하여, 토글 플립-플롭(110)의 최소 셋업 시간이 만족되면, '클럭 인에이블' 입력 신호(150)의 하이 상태(타이밍도 (202)의 논리 레벨(230)로 도시)는 토글 플립-플롭(110)이 '클럭 인' 입력 신호(152)의 로우에서 하이로의 천이(타이밍도(200)의 천이(210)로 도시)에 응답하는 것을 가능하게 하고, 토글 플립-플롭 QA 출력(124)과 그로부터 나온 Q1 신호(154)는 논리 상태들이 변한다(Q1 타이밍도(204)의 천이(220)로 도시). '클럭 인에이블' 입력 신호(150)가 하이 상태를 유지하는 한, 토글 플립-플롭 QA 출력(124)과 그로부터 나온 Q1 신호(154)는 '클럭 인' 입력 신호(152)의 각 로우에서 하이로의 천이때마다 논리 상태들이 변하는 것이 계속된다(타이밍도(204)의 천이들(234, 236 및 222)로 도시). '클럭 인에이블' 입력 신호(150)의 하이에서 로우로의 천이(타이밍도(202)의 천이(232)로 도시) 후, Q1 신호(154)는 현재의 논리 상태(타이밍도(204)의 논리 레벨(238)로 도시)를 유지한다.
타이밍도들(200, 204 및 206)에 도시된 바와 같이, Q2 신호(156)는 Q1 신호가 1/2 주기만큼 지연된 신호이다. '클럭 인' 입력 신호(152) 상에 하이에서 로우로의 천이(타이밍도(200)의 천이(212)로 도시)가 일어나면, D 플립-플롭의 QB 출력(134)과 그로부터 나온 Q2 신호(156)는 Q1 신호(154)의 현재 논리 상태(타이밍도(204)의 논리 레벨(242)로 도시)와 동일한 논리 상태(타이밍도(206)의 논리 상태(240)로 도시)를 받아들인다.
타이밍도들(200 내지 208)에 도시된 바와 같이, '클럭 아우트' 출력 신호(158)는 '클럭 인에이블' 입력 신호(150)에 의해 제어되어, '클럭 인' 입력 신호(152)가 인에이블/디스에이블된 신호이다. Q1 신호(154)는 Q2 신호와 XOR 되어, Q1 신호의 논리 상태(타이밍도(204)의 논리 레벨(242)로 도시)와 Q2 신호의 논리 상태(타이밍도(206)의 논리 레벨(244)로 도시)가 서로 다를 경우, '클럭 아우트' 신호의 논리 상태가 하이가 된다(타이밍도(208)의 논리 레벨(246)로 도시). Q1 신호의 논리 상태(타이밍도(204)의 논리 레벨(242)로 도시)가 Q2 신호의 논리 상태(타이밍도(206)의 논리 레벨(240)로 도시)와 동일한 경우, '클럭 아우트' 신호의 논리 상태는 로우가 된다(타이밍도(208)의 논리 레벨(248)로 도시). 따라서 '클럭 아우트' 신호 펄스들은, '클럭 인' 신호(152)의 로우에서 하이로의 천이들(타이밍도(200)의 천이들(210, 214)로 도시)과 함께 동시에, '클럭 인에이블' 입력 신호(150)가 하이 논리 상태(타이밍도(202)의 논리 레벨(230)로 도시)에 있는 기간 동안에만 발생한다.
도 7은 토글 플립-플롭(110)을 적용한 회로(300)의 논리도이다. 상기 회로는 포지티브-에지-트리거된 D 플립-플롭(310)과, XOR 게이트(312)를 구비한다. 도시된 바와 같이, 플립-플롭(310)은 데이터 입력(D, 320)과, 클럭(즉, 토글 또는 트리거) 입력(322) 및 하이 액티브 데이터 출력(Q, 326)을 갖는다. XOR 게이트(312)는 제1 입력(330)과 제2 입력(332) 및 출력(334)을 가지며, 전술된 바와 같이 동작한다. TE 입력 신호(340)은 XOR 게이트(312)의 제2 입력(332)으로 제공된다. CLOCKA 신호(342)는 D 플립-플롭(310)의 CLOCK 입력(322)으로 제공된다. QA 신호(346)는 D 플립-플롭(310) Q 출력(326)으로부터 발생된다. Q 출력(326)은 XOR 게이트(312)의 제1 입력(330)으로도 제공된다. XOR 게이트 출력(334)은 플립-플롭(310)의 D 입력(320)과 연결된다.
TE 입력 신호(340)가 로우 상태에 있는 동안, XOR 게이트의 출력(334)은 XOR 게이트(312)의 제1 입력(330) 상에 있는 Q 출력 신호(326)와 동일한 논리 상태를 유지할 것이다. 따라서, Q 출력(326)의 현재 상태는 CLOCKA 신호(342)가 천이될때마다 플립-플롭(310)으로 변함없이 입력된다. 반면에, TE 입력(340)이 하이인 경우, XOR 게이트(312)는 제1 입력(330)으로 공급된 Q 출력 신호(326)를 반전시키도록 동작한다. 따라서, Q 출력 신호(326)는 CLOCLA 신호(342)가 발생할때마다 토글한다.
두 개의 플립-플롭들(110 및 112)을 사용함으로써, 회로 발생 소프트웨어는 도시된 회로(100)와 관련하여 한정되어지는 것으로 이해된다. 이는 알려진 회로 최소화 및 최적화 과정들은 그러한 클럭된 플립-플롭들의 기능들을 결합하지 않기 때문이다. 따라서, 생성된 집적 회로 내의 상기 회로(100)는 글리치 없는 '클럭 아우트' 신호(158)를 만들어내도록 예견될 수 있는 방법으로 동작할 것이다.
본 발명의 바람직한 실시예들을 상술되어 있으나, 그 기술분야에서 숙련된 사람들은 첨부된 특허청구범위에 정의된 본 발명의 사상과 범위로부터 벗어나지 않는 변형들과 수정들이 있을 수 있음을 이해할 것이다.

Claims (3)

  1. 제1 및 제2 논리 상태들을 갖는 입력 클럭 신호와, 인에이블 상태 및 디스에이블 상태를 갖는 입력 클럭 인에이블 신호를 입력하여, 상기 입력 클럭 인에이블 신호에 응답하는 출력 클럭 신호를 발생하는 회로에 있어서,
    상기 입력 클럭 인에이블 신호에 연결된 인에이블 입력과, 상기 입력 클럭 신호에 연결된 제1 클럭 입력과, 제1 및 제2 논리 상태들을 가지며, 상기 제1 클럭 입력이 제1 논리 상태로부터 제2 논리 상태로 변할 때와 상기 입력 클럭 인에이블 신호가 상기 인에이블 상태를 가질 때에 그 논리 상태들이 변하는 제1 출력을 갖는 토글 플립-플롭;
    상기 제1 출력에 연결된 데이터 입력과, 상기 입력 클럭 신호에 연결된 제2 클럭 입력과, 상기 제2 클럭 입력이 제2 논리 상태로부터 제1 논리 상태로 변할 때 상기 데이터 입력 상태로 변하는 제2 출력을 갖는 D 플립-플롭; 및
    상기 제1 출력 및 제2 출력을 구비한 복수개의 입력들을 가지며, 상기 제1 출력과 제2 출력에 응답하여 상기 제1 출력 및 제2 출력이 동일한 논리 상태를 가질 때 제1 논리 상태를, 상기 제1 출력 및 제2 출력이 서로 다른 논리 상태들을 가질 때 제2 논리 상태를 갖는 출력 클럭 신호를 발생하는 조합 논리 회로를 구비하는 것을 특징으로 하는 출력 클럭 신호 발생회로.
  2. 제1항에 있어서, 상기 조합 논리 회로는 배타적 논리합(exclusive-OR) 게이트인 것을 특징으로 하는 출력 클럭 신호 발생회로.
  3. 글리치가 없는 클럭 신호를 제공하는 방법에 있어서,
    제1 및 제2 논리 상태를 갖는 제1 클럭 신호를 토글 플립-플롭의 클럭 입력에 제공하는 단계;
    인에이블 상태와 디스에이블 상태를 갖는 인에이블 신호로써 상기 토글 플립-플롭을 선택적으로 인에이블하는 단계;
    제1 및 제2 논리 상태들을 가지며, 상기 제1 클럭 신호 및 상기 인에이블 신호에 응답하고, 상기 인에이블 신호가 상기 인에이블 상태를 가진 상태에서 상기 제1 클럭 신호가 제1 논리 상태로부터 제2 논리 상태로 변할때마다 논리 상태가 변하며, 상기 인에이블 신호가 디스에이블 상태에서는 현재 상태를 유지하는 토글 출력 신호를 상기 토글 플립-플롭으로부터 발생하는 단계;
    상기 토글 출력 신호를 D 플립-플롭의 데이터 입력에 제공하는 단계;
    상기 제1 클럭 신호를 D 플립-플롭의 클럭 입력에 제공하는 단계;
    상기 제1 클럭 신호와 상기 토글 출력에 응답하고, 상기 제1 클럭 신호가 제2 논리 상태로부터 제1 논리 상태로 변할 때 상기 토글 출력 신호의 논리 상태로 변하는 D 플립-플롭 출력 신호를 상기 D 플립-플롭으로부터 발생하는 단계; 및
    상기 토글 출력 신호와 상기 D 플립-플롭 출력 신호를 조합 논리 회로의 제1 및 제2 입력으로 각각 제공하는 단계를 구비하고, 상기 조합 논리 회로는, 상기 제1 입력과 제2 입력들에 응답하고, 상기 제1 입력 및 제2 입력이 동일한 논리 상태를 가질 때 제1 논리 상태를, 상기 제1 및 제2 입력이 서로 다른 논리 상태들을 가질 때 제2 논리 상태를 갖는 출력 클럭 신호를 발생하는 것을 특징으로 하는 글리치가 없는 클럭 신호 제공방법.
KR1019970708763A 1995-06-07 1996-06-04 글리치가 없는 클럭 인에이블 회로 KR100252063B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8/485477 1995-06-07
US08/485,477 US5537062A (en) 1995-06-07 1995-06-07 Glitch-free clock enable circuit

Publications (2)

Publication Number Publication Date
KR19990022284A KR19990022284A (ko) 1999-03-25
KR100252063B1 true KR100252063B1 (ko) 2000-04-15

Family

ID=23928331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970708763A KR100252063B1 (ko) 1995-06-07 1996-06-04 글리치가 없는 클럭 인에이블 회로

Country Status (10)

Country Link
US (2) US5537062A (ko)
EP (1) EP0830734B1 (ko)
JP (1) JPH11506885A (ko)
KR (1) KR100252063B1 (ko)
CN (1) CN1193426A (ko)
AU (1) AU6378396A (ko)
DE (1) DE69624479T2 (ko)
IL (1) IL122259A0 (ko)
TW (1) TW357488B (ko)
WO (2) WO1996041417A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199589B2 (en) 2009-02-23 2012-06-12 Samsung Electronics Co., Ltd. Shift register providing glitch free operation in power saving mode
KR101553658B1 (ko) * 2013-05-31 2015-09-16 크루셜칩스 주식회사 클럭신호 전달장치의 잡음 저감회로

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774003A (en) * 1996-10-09 1998-06-30 National Semiconductor Corporation Flip-flop cell having clock skew protection
US5774475A (en) * 1996-12-05 1998-06-30 National Semiconductor Corporation Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit
US5808486A (en) * 1997-04-28 1998-09-15 Ag Communication Systems Corporation Glitch free clock enable circuit
US6072330A (en) * 1998-02-12 2000-06-06 Via Technologies, Inc. Ring effect improvement for high speed transmission of digital data
US6031396A (en) * 1998-06-12 2000-02-29 National Semiconductor Corporation Circuit for synchronizing asynchronous inputs using dual edge logic design
DE19844936C2 (de) * 1998-09-30 2001-02-01 Siemens Ag Schaltung zur Erzeugung eines Ausgangssignals in Abhängigkeit von zwei Eingangssignalen
US6229845B1 (en) * 1999-02-25 2001-05-08 Qlogic Corporation Bus driver with data dependent drive strength control logic
KR100596747B1 (ko) * 1999-04-10 2006-07-04 매그나칩 반도체 유한회사 클럭신호 발생회로
US6271701B1 (en) * 1999-05-14 2001-08-07 Analog Devices, Inc. Resetting flip-flop structures and methods for high-rate trigger generation and event monitoring
US6204695B1 (en) * 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
US6232796B1 (en) * 1999-07-21 2001-05-15 Rambus Incorporated Apparatus and method for detecting two data bits per clock edge
US6218864B1 (en) * 1999-08-10 2001-04-17 Xilinx, Inc. Structure and method for generating a clock enable signal in a PLD
US6535057B2 (en) * 2000-05-29 2003-03-18 Stmicroelectronics Ltd. Programmable glitch filter
US6507230B1 (en) * 2000-06-16 2003-01-14 International Business Machines Corporation Clock generator having a deskewer
GB2365234B (en) * 2000-06-21 2004-03-31 Sgs Thomson Microelectronics Selective modification of clock pulses
JP2002091604A (ja) 2000-09-19 2002-03-29 Mitsubishi Electric Corp クロック発生回路
JP3698657B2 (ja) * 2001-06-12 2005-09-21 シャープ株式会社 ゲーティッドクロック生成回路及び回路修正方法
US20040225976A1 (en) * 2002-05-30 2004-11-11 Cheung Daniel Y. Glitch free programmable delay line for edge sensitive design
US7117382B2 (en) * 2002-05-30 2006-10-03 Sun Microsystems, Inc. Variably controlled delay line for read data capture timing window
US6756827B2 (en) * 2002-09-11 2004-06-29 Broadcom Corporation Clock multiplier using masked control of clock pulses
JP4559788B2 (ja) * 2003-07-14 2010-10-13 パナソニック株式会社 信号切り替え装置、信号切り替え方法及びデータ受信装置
CN1300972C (zh) 2003-07-14 2007-02-14 松下电器产业株式会社 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法
JP3920830B2 (ja) 2003-09-19 2007-05-30 三洋電機株式会社 インターフェース回路、データ処理回路、データ処理システム、集積回路
US6867588B1 (en) * 2003-12-23 2005-03-15 Intel Corporation Nuclear spin resonance clock arrangements
DE102004031669B3 (de) * 2004-06-30 2006-02-09 Infineon Technologies Ag Taktsteuerzelle
US7724059B2 (en) * 2004-10-29 2010-05-25 International Business Machines Corporation Clock scaling circuit
JP2006166254A (ja) * 2004-12-09 2006-06-22 Oki Electric Ind Co Ltd 入力回路
US7761702B2 (en) * 2005-04-15 2010-07-20 Cisco Technology, Inc. Method and apparatus for distributing group data in a tunneled encrypted virtual private network
US7331021B2 (en) * 2005-10-28 2008-02-12 International Business Machines, Inc. Fast/slow state machine latch
US7375571B1 (en) 2006-06-03 2008-05-20 Zilog, Inc. Glitch free clock multiplexer that uses a delay element to detect a transition-free period in a clock signal
US7742551B2 (en) * 2006-07-31 2010-06-22 Mosaid Technologies Incorporated Pulse counter with clock edge recovery
JP4711915B2 (ja) * 2006-09-04 2011-06-29 東芝メモリシステムズ株式会社 電子回路
US7372305B1 (en) * 2006-10-31 2008-05-13 International Business Machines Corporation Scannable dynamic logic latch circuit
US20080116938A1 (en) * 2006-11-16 2008-05-22 Ngo Hung C Hybrid Keeper Circuit for Dynamic Logic
US7629828B1 (en) 2007-04-27 2009-12-08 Zilog, Inc. Glitch-free clock multiplexer that provides an output clock signal based on edge detection
JP4585545B2 (ja) * 2007-06-29 2010-11-24 株式会社豊田中央研究所 ノイズ除去回路及びそれを備えたコンパレータ回路
DE102008060663A1 (de) * 2008-12-08 2010-06-10 KROHNE Meßtechnik GmbH & Co. KG Schaltungsanordnung zur Erzeugung kurzer elektrischer Impulse
ITTO20090334A1 (it) * 2009-04-28 2010-10-29 St Microelectronics Srl Dispositivo e metodo di protezione da disturbi per un segnale digitale
KR102432457B1 (ko) 2015-10-21 2022-08-12 삼성전자주식회사 디스큐 기능을 갖는 클락 발생 회로 및 상기 회로를 포함하는 반도체 집적회로 장치
US9887698B2 (en) * 2015-12-14 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Internal clock gated cell
US9740234B1 (en) * 2016-03-31 2017-08-22 Qualcomm Incorporated On-chip clock controller
JP7218289B2 (ja) * 2017-06-13 2023-02-06 ソニーセミコンダクタソリューションズ株式会社 クロックイネーブラ回路
TWI637598B (zh) * 2017-10-30 2018-10-01 北京集創北方科技股份有限公司 Register configuration circuit
KR101979151B1 (ko) * 2018-06-19 2019-05-15 이화여자대학교 산학협력단 리셋 가능한 토글 래치 회로
CN116248087B (zh) * 2023-05-08 2023-08-29 核芯互联科技(青岛)有限公司 避免毛刺生成的方法和电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1398020A (en) * 1973-08-16 1975-06-18 Hewlett Packard Ltd Toggle flip-flop equivalent component
US4105980A (en) * 1977-06-27 1978-08-08 International Business Machines Corporation Glitch filter circuit
US5206817A (en) * 1989-03-31 1993-04-27 Sgs-Thomson Microelectronics, Inc. Pipelined circuitry for allowing the comparison of the relative difference between two asynchronous pointers and a programmable value
KR920005364B1 (ko) * 1989-12-12 1992-07-02 한국전기통신공사 Nrz/cmi(ii) 부호 변환장치
JP2766941B2 (ja) * 1990-09-28 1998-06-18 株式会社日立製作所 クロック生成装置とデータ送受信装置及びその方法
US5128970A (en) * 1990-12-20 1992-07-07 Unisys Corporation Non-return to zero synchronizer
US5083049A (en) * 1991-05-10 1992-01-21 Ast Research, Inc. Asynchronous circuit with edge-triggered inputs
EP0541840B1 (en) * 1991-11-11 1993-07-14 Hewlett-Packard GmbH Formatter circuit
US5387825A (en) * 1992-08-20 1995-02-07 Texas Instruments Incorporated Glitch-eliminator circuit
US5388225A (en) * 1992-09-16 1995-02-07 Texas Instruments Incorporated Time-domain boundary bridge method and apparatus for asynchronous sequential machines
US5428648A (en) * 1992-09-18 1995-06-27 Sony Corporation Digital PLL circuit having signal edge position measurement
US5315181A (en) * 1993-07-07 1994-05-24 Maxtor Corporation Circuit for synchronous, glitch-free clock switching
US5539786A (en) * 1995-07-31 1996-07-23 The United States Of America As Represented By The Secretary Of The Navy Digital circuit for generating a clock signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199589B2 (en) 2009-02-23 2012-06-12 Samsung Electronics Co., Ltd. Shift register providing glitch free operation in power saving mode
KR101553658B1 (ko) * 2013-05-31 2015-09-16 크루셜칩스 주식회사 클럭신호 전달장치의 잡음 저감회로

Also Published As

Publication number Publication date
DE69624479D1 (de) 2002-11-28
IL122259A0 (en) 1998-04-05
TW357488B (en) 1999-05-01
DE69624479T2 (de) 2003-06-18
JPH11506885A (ja) 1999-06-15
WO1996041416A1 (en) 1996-12-19
CN1193426A (zh) 1998-09-16
US5731715A (en) 1998-03-24
KR19990022284A (ko) 1999-03-25
EP0830734A1 (en) 1998-03-25
US5537062A (en) 1996-07-16
WO1996041417A1 (en) 1996-12-19
EP0830734B1 (en) 2002-10-23
AU6378396A (en) 1996-12-30
EP0830734A4 (en) 1998-11-25

Similar Documents

Publication Publication Date Title
KR100252063B1 (ko) 글리치가 없는 클럭 인에이블 회로
US5623223A (en) Glitchless clock switching circuit
US6107841A (en) Synchronous clock switching circuit for multiple asynchronous clock source
US5291528A (en) Circuit for glitch-free switching of asynchronous clock sources
JP3550404B2 (ja) 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置
US5912572A (en) Synchronizing clock pulse generator for logic derived clock signals with synchronous clock suspension capability for a programmable device
TWI442704B (zh) 用以在一特定時間間隔過程中計數輸入脈衝之裝置
US5818890A (en) Method for synchronizing signals and structures therefor
US6784699B2 (en) Glitch free clock multiplexing circuit with asynchronous switch control and minimum switch over time
EP0969350A2 (en) Clock switching circuit
KR20020072049A (ko) 글리치 제거 장치
WO1998056113A1 (en) Digital delay lock loop
US5117443A (en) Method and apparatus for operating at fractional speeds in synchronous systems
US6782064B1 (en) Circuit, architecture and method for asynchronous clock domain switching
US6084447A (en) Pulse discriminating clock synchronizer for logic derived clock signals with synchronous clock suspension capability for a programmable device
KR100674910B1 (ko) 글리치를 유발하지 않는 클럭 스위칭 회로
US5917350A (en) Asynchronous pulse discriminating synchronizing clock pulse generator with synchronous clock suspension capability for logic derived clock signals for a programmable device
KR19980078161A (ko) 반도체 메모리 소자의 딜레이 루프 럭크 회로
US5923195A (en) Fast clock generator and clock synchronizer for logic derived clock signals with synchronous clock suspension capability for a programmable device
KR20000070091A (ko) 듀얼 에지 트리거 플립 플롭을 갖는 전자 회로
US5063579A (en) Scaler for synchronous digital clock
US6982573B2 (en) Switchable clock source
JP3148445B2 (ja) マルチプレクサ回路
US20030202628A1 (en) Counter circuit and reset therefor
US5053651A (en) Deglitched digital mixer circuit

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111229

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee