JPH11506885A - グリッチの生じないクロックイネーブル回路 - Google Patents

Abstract

(57)【要約】 回路（１００）は、トグルフリップフロップ（１１０）、Ｄフリップフロップ（１１２）および組合せ論理回路（１１４）を利用して、クロック信号にスパイクまたは幅の狭いパルスを生じさせずにイネーブルまたはディスエーブルにすることができるクロック信号（１５８）を生成する。この回路は、入力クロック信号（１５２）および入力クロックイネーブル信号（１５０）を受け取る。この回路（１００）は、入力クロック信号（１５２）をイネーブル化／ディスエーブル化した信号である出力クロック信号（１５８）を生成する。これは入力クロックイネーブル信号（１５０）によって制御される。この回路（１００）は、このようにして、単一の制御信号と共通のクロック信号でトリガされる論理回路群とにより、イネーブル化またはディスエーブル化という動作上の利点を提供する。

Description

【発明の詳細な説明】 グリッチの生じないクロックイネーブル回路 ＜発明の背景＞ ＜発明の分野＞ 一般に、デジタル論理システムは、同期をベースとして動作する。すなわち、 デジタル論理システム内の回路は、そのシステム内の第１の論理回路によって生 成される出力信号がそのクロック信号を基準とする予測できる時刻に変化するよ うに、共通の「クロック」信号に応答する。したがって、第１の論理回路から出 力信号を受け取る第２の論理回路は、そのクロック信号を基準とする特定の時刻 にその出力信号をゲートで制御することができる。このようにして、その出力信 号が安定であること、例えば、二つの２値状態(binary states)のうちの一つに 到達し、第２の論理回路がその正しい状態を検出するような十分に長い期間その 状態となることが保証される。 デジタル論理システム内の多数の回路を特定の期間だけ選択的にディスエーブ ルにするのが有利なこともある。これを達成する一つの方法は、制御信号を使用 して、一群の同期回路への共通のクロック入力をゲートオンおよびゲートオフす ることであろう。例えば、相互接続された多数の双安定素子(bistable componen ts)から成るシフトレジスタを通過するビットの刻時(clocking)は、これらの双 安定素子のそれぞれへのクロック入力を選択的にディスエーブルにすることによ り制御できるであろう。しかし、例えば、そのクロックに対し、アサートされる とそのクロック信号がゲート出力へと通過しなくなるような「ディスエーブル」 信号と「論理積をとる(ANDing)」ことにより達成されるゲーティング機能(a gat ing function)は、そのクロック信号に「グリッチ(glitch)」を生じさせること があり、クロック信号に対しディスエーブル信号が変化する時刻について幾らか の不確定性がある場合には特にそうである。ゲーティングされるべきクロック信 号に対し同期してイネーブル信号が生成されるときに、特にこの状態(condition ) が生じうる。これらのグリッチは、ディスエーブル信号がクロックの立ち上がり または立ち下がりエッジの少し後でアサートされるときに生じ、クロックで動作 する論理回路(clocked logic circuits)に誤動作を起こしうる幅の狭められたク ロックパルスまたは場合によっては「スパイク」も生じる結果となる。したがっ て、このようなグリッチを生じさせることなくイネーブルおよびディスエーブル にすることができる有益なクロックを提供する論理回路に対する要求が存在する 。 ＜発明の要約＞ 本発明は、入力クロック信号を受け取ると共にその入力クロック信号に同期し た入力クロックイネーブル信号を受け取り、そのクロックイネーブル信号がアサ ートされたときにアクティブとなりそのクロック信号がアサートされないときに 非アクティブとなるイネーブル化クロック出力信号(an enabled clock output s ignal)を生成するクロックイネーブル回路を提供する。この回路は、入力として 入力クロックイネーブル信号および入力クロック信号を有し、入力クロックイネ ーブル信号がアサートされたときにのみ入力クロック信号の立ち上がりエッジが 現れると状態を変化させる出力を有するトグルフリップフロップ(toggle flip-f lop)を備えている。また、この回路は、入力クロック信号およびトグルフリップ フロップ出力を入力とするＤフリップフロップを備えている。このＤフリップフ ロップは、入力クロック信号の立ち下がりエッジが現れるとトグルフリップフロ ップの出力の状態へと変化する出力を有する。さらに、この回路は、トグルフリ ップフロップおよびＤフリップフロップの出力を入力とする組合せ論理回路を備 えている。この組合せ論理回路は、機能上はこれらのフリップフロップの出力の 排他的論理和であってこのクロックイネーブル回路のイネーブル化クロック出力 信号である出力を生成する。 ＜図面の簡単な説明＞ 図１は、クロック出力に潜在的なグリッチを有する典型的な従来のクロックイ ネーブル回路の論理図を示している。 図２は、クロック出力信号にグリッチが見られる従来のクロックイネーブル回 路に関する信号のタイミング図を示している。 図３は、クロック出力における潜在的なグリッチを解消する他の典型的な従来 のクロック回路を示している。 図４は、図３の従来のクロックイネーブル回路に関する信号のタイミング図を 示している。 図５は、クロックイネーブル信号およびクロック入力信号に応答してクロック 出力信号をイネーブルおよびディスエーブルにする本発明の第１の実施形態の論 理図を示している。 図６は、図５の実施形態に関する信号のタイミング図を示すものであって、入 力信号と出力信号との関係を示している。 図７は、本発明の実施形態に組み込むことのできるトグルフリップフロップの 具体例を示している。 ＜発明の詳細な説明＞ 図１は、本発明により解決される上記問題を有する典型的な従来のクロックイ ネーブル回路１０の論理図を示している。図示されているように、この回路１０ は、クロック入力１４、データ入力（Ｄ）１６および出力（Ｑ）１８を有するＤ フリップフロップ１２を含んでいる。クロック入力１４は、信号線２０でCLOCK IN信号を受け取る。Ｄ入力１６は、信号線２２でCLOCK ENABLE入力を受け取る。 Ｄフリップフロップ１２は、Ｑ出力１８にENABLE_Q信号を生成し、この信号は、 信号線２４を経て２入力ＡＮＤゲート３２の第１の入力３０に供給される。２入 力ＡＮＤゲート３２の第２の入力３４は、信号線２０でCLOCK IN信号を受け取る ように接続されている。ＡＮＤゲート３２は、信号線３８にCLOCK OUT信号を供 給する出力３６を有している。 図２におけるCLOCK INタイミング図４０によって示されているように、CLOCK IN信号は立ち上がりエッジ４２と立ち下がりエッジ４２によって定義された複数 のクロックパルスを有する。図１のＤフリップフロップ１２は、立ち上がりエッ ジ４２に応答して、Ｄ入力１６におけるCLOCK ENABLE信号の状態をＱ出力１８へ と転送する。したがって、図２におけるCLOCK ENABLEタイミング図５０によって 示されているように、ハイ(high)の信号レベル５２で示されている如くCLOCK EN ABLE信号がアクティブのとき、ハイの信号レベルは、立ち上がりエッジ４２の一 つが現れると、Ｄフリップフロップ１２の中にクロックに同期して取り込まれ、 ENABLE_Qタイミング図５６の立ち上がりエッジ５４で示されている如く、Ｑ出力 １８に現れる。 ENABLE_Q信号がハイレベル５８にある間、ＡＮＤゲート３２は、図２のタイミ ング図６２におけるクロックパルス６０で示されているように、CLOCK OUT信号 線３８にクロックパルスを供給する。タイミング５０における６４で示されてい るようにCLOCK ENABLE信号が非アクティブ状態（例えばロウ(low)）に切り替わ ると、ENABLE_Q信号はCLOCK IN信号の立ち上がりエッジ４２の一つが次に現れる ときに非アクティブとなる。しかし、Ｄフリップフロップ１２における伝搬遅延 のため、ENABLE_Q信号は、CLOCK IN信号がハイ状態に切り替わった後に短時間だ けアクティブハイのままとなる。ＡＮＤゲート３２の第１および第２の入力３０ 、３４においてアクティブハイのENABLE_Q信号とアクティブハイのCLOCK IN信号 が同時発生することにより、CLOCK OUT信号に短いパルスすなわち「グリッチ」 ６６が生じることになる。このグリッチは、CLOCK OUT信号を受け取る回路によ って検出される可能性があり、クロックイネーブル回路１０が組み込まれる集積 回路の動作に予測できない結果を引き起こすかもしれない。 図３は、他の典型的な従来の回路７０を示しており、これは図１の回路１０に よって例示された問題に対する部分的な解決策である。図４は、図３の回路のタ イミング図を示している。図３および図４における同じ要素には、図１および図 ２におけるものと同じ番号がそれぞれ付されている。図３に示されているように 、Ｄフリップフロップ１２は、（クロック入力において円で示されているように ）立ち下がりエッジでトリガされるクロック入力７４、Ｄ入力７６およびＱ出力 ７８を有するＤフリップフロップ７２に置き換えられている。このＤフリップフ ロップ７２は、図１のＤフリップフロップ１２の動作と同様に動作する。ただし 、データ入力７６におけるCLOCK ENABLE信号の状態は、CLOCK IN信号の立ち上が りエッジ４２ではなく立ち下がりエッジ４４でＱ出力７８へと転送される。した がって、図４におけるタイミング図８０によって示されているように、CLOCK IN 信号の各 立ち下がりエッジの後で、ENABLE_Q出力が、（立ち上がりエッジ８２で示されて いるように）ロウからハイへ、および、（立ち下がりエッジ８４で示されている ように）ハイからロウへ、と切り替わる。CLOCK OUT信号は、タイミング図９０ で示されており、ENABLE_Q出力がハイである間にCLOCK IN信号がハイになると発 生する出力パルス９２を有している。ENABLE_Q信号は、CLOCK IN信号の立ち下が りエッジ４４で切り替わるため、CLOCK IN信号は、ENABLE_Q信号の切り替わりが 生じたときは常にロウである。したがって、双方の信号が短い間同時にハイとな ることによってグリッチがCLOCK OUT信号に生じる可能性はない。 図３の回路７０は、クロックイネーブル回路に対する簡単で直接的な解決策で あると思われるであろうが、現在の回路設計は、設計技術者によって与えられる 論理式(logic equation)および状態情報(state information)などから集積回路 を生成する回路生成ソフトウェアを使用して行われる、ということを理解すべき である。このような回路生成ソフトウェアは、集積回路内の回路経路(circuit p ath)のレイアウトにおいて最小化および最適化ルーチンを実行する。これらのル ーチンは、完全に設計技術者の制御の下にあるわけではない。設計技術者は、図 ３に示されている回路７０を指定することができるが、回路生成ソフトウェアは 、上述の問題を有する図１の回路１０に類似する回路を生成するかもしれない。 したがって、回路生成ソフトウェアによって実行される最小化および最適化ルー チンに関係なく、予測可能な結果を生成する、グリッチの生じないクロックイネ ーブル回路(a glitch-free clock enable circuit)に対する要求が依然として存 在する。 図５は、グリッチの生じないようにイネーブルまたはディスエーブルにできる クロック出力信号を提供する本発明による回路１００の論理図を示している。こ の回路の構造は、集積回路のための回路経路が回路生成ソフトウェアによって生 成されたときに結果として得られる回路１００が予測可能な動作をするようにな っているものである。 この回路１００は、トグルフリップフロップ１１０、Ｄフリップフロップ１１ ２、および排他的論理和（ＸＯＲ）ゲート１１４を備えている。この２個のフリ ッ プフロップとＸＯＲゲートは、標準化された集積回路、例えば、幾つか名前を挙 げると、７４シリーズ（例えば、７４、７４Ｌ、７４ＬＳ、７４Ｓ、７４Ｆなど ）のトランジスタ−トランジスタロジック（ＴＴＬ）、または、７４Ｃシリーズ 若しくは４０００シリーズの相補形金属酸化膜半導体（ＣＭＯＳ）ロジックで都 合よく実現することができる。本発明のこの好ましい実現例において、フリップ フロップ１１０、１１２およびＸＯＲゲート１１４は、プログラマブルアレイロ ジック（ＰＡＬ）または特定用途向け集積回路（ＡＳＩＣ）のようなカスタムま たはセミカスタムの論理回路において都合よく実現できる。 図５に示されているように、トグルフリップフロップ１１０は、トグルイネー ブル（ＴＥ）入力１２０、クロック（すなわちトリガまたはトグル）入力（CLOC KA）１２２およびデータ出力（ＱＡ）１２４を有している。このトグルフリップ フロップの動作は当該技術分野において周知である。例えば、ＴＥ入力１２０に おけるトグルイネーブル信号がハイのとき、CLOCKA入力１２２における信号の立 ち上がりエッジによりＱＡ出力１２４が状態を変化させる（すなわち、ハイ状態 からロウ状態にトグルするか又はロウ状態からハイ状態にトグルする）。ＴＥ入 力１２０がハイの間、CLOCKA入力１２２の続いて現れる各立ち上がりエッジはＱ Ａ出力１２４をトグルする。ＴＥ入力１２０がロウのとき、ＱＡ出力１２４は、 CLOCKA入力１２２における論理状態の変化に拘わらず、状態を変化させない。ト グルフリップフロップの特性表(characteristic table)を以下に示す。この表に おいて、ＱＡ^tは、CLOCKA入力１２２の立ち上がりエッジよりも前のＱＡ出力１ ２４の論理レベルであり、ＱＡ^t+1は、CLOCKA入力１２２の立ち上がりエッジの 後のＱＡ出力１２４の論理レベルである。 前記特性表による典型的なトグルフリップフロップを、図７と関連づけて後述 する。 Ｄフリップフロップ１１２は、データ入力（Ｄ）１３０、クロック入力（CLOC KB/）１３２およびデータ出力（ＱＢ）１３４を有している。（"CLOCKB/"の最後 の"/"は、これがネガティブエッジでトリガされるフリップフロップすなわち下 記に説明するようにCLOCKB/の立ち下がりエッジに応答するフリップフロップで あることを意味する）。このＤフリップフロップの動作も当該技術分野において 周知である。例えば、Ｄ入力１３０がハイのとき、CLOCKB/入力１３２における 立ち下がりエッジにより、以前のＱＢ出力の状態に関係なくＱＢ出力１３４がハ イ状態になる。Ｄ入力１３０がロウのとき、CLOCKB/入力１３２における立ち下 がりエッジにより、以前のＱＢ出力の状態に関係なくＱＢ出力１３４がロウ状態 になる。 ＸＯＲゲート１１４は、第１の入力１４０、第２の入力１４２および出力１４ ４を有している。ＸＯＲゲートの動作も当該技術分野において周知である。第１ の入力１４０および第２の入力１４２が異なる論理状態にあるとき、出力１４４ はハイの論理状態にある。第１の入力１４０および第２の入力１４２が同一の論 理状態にあるとき（すなわち、双方がハイまたは双方がロウのいずれか）、出力 １４４はロウの論理状態にある。 図５の回路１００はCLOCK IN入力信号１５２を有しており、これはトグルフリ ップフロップ１１０のCLOCKA入力１２２としておよびＤフリップフロップ１１２ のCLOCKB/入力１３２として供給される。この回路１００は、またCLOCK ENABLE 入力信号１５０も有しており、これはトグルフリップフロップ１１０のＴＥ入力 １２０として供給される。トグルフリップフロップ１１０のＱＡ出力１２４はＱ １信号１５４を生成し、これはＤフリップフロップ１１２のＤ入力１３０および ＸＯＲゲート１１４の第１の入力１４０として供給される。Ｄフリップフロップ １１２のＱＢ出力１３４は、ＸＯＲゲート１１４の第２の入力１４２においてＱ ２信号１５６を生成する。この回路１００は、ＸＯＲゲート１１４の出力１４４ においてCLOCK OUT出力信号１５８を生成する。 この回路１００の動作は、CLOCK IN入力信号１５２を表すCLOCK INタイミング 図２００、CLOCK ENABLE入力信号１５０を表すCLOCK ENABLEタイミング図２０２ 、Ｑ１信号１５４を表すＱ１タイミング図２０４、Ｑ２信号１５６を表すＱ２タ イミング図２０６、および、CLOCK OUT出力信号１５８を表すCLOCK OUTタイミン グ図２０８によって図６に示されている。 タイミング図２００、２０４および２０６に示されているように、CLOCK IN入 力信号１５２は、ロウからハイへの遷移（例えば、遷移２１０および２１４）と ハイからロウへの遷移（例えば、遷移２１２および２１６）を有するパルス列で ある。トグルフリップフロップ１１０のＱＡ出力１２４したがってＱ１信号１５ ４は、（例えば、Ｑ１タイミング図２０４の遷移２２０および２２２によって示 されているように）CLOCK IN入力信号のロウからハイへの遷移でのみ状態を変化 させる。Ｄフリップフロップ１１２のＱＢ出力１３４したがってＱ２信号１５６ は、（例えば、Ｑ２タイミング図２０６の遷移２２４および２２６によって示さ れているように）CLOCK IN入力信号のハイからロウへの遷移でのみ状態を変化さ せる。 タイミング図２００、２０２および２０４に示されているように、CLOCK ENAB LE入力信号１５０におけるロウからハイへの遷移（タイミング図２０２の遷移２ ２８で示されている）がCLOCK IN入力信号１５２のロウからハイへの遷移２１０ よりも充分前に生じて、トグルフリップフロップ１１０の最小セットアップ時間 が満足されるようにすれば、CLOCK ENABLE信号１５０のハイ状態（タイミング図 ２０２の論理レベル２３０で示されている）によりトグルフリップフロップ１１ ０がCLOCK IN入力信号１５２のロウからハイへの遷移（タイミング図２００の遷 移２１０で示されている）に応答することが可能となり、トグルフリップフロッ プのＱＡ出力１２４したがってＱ１信号１５４が（Ｑ１タイミング図２０４のの 遷移２２０で示されているように）論理状態を変化させる。CLOCK ENABLE入力信 号１５０がハイ状態に留まる限り、トグルフリップフロップＱＡ出力１２４した がってＱ１信号１５４は、（タイミング図２０４の遷移２３４、２３６および２ ２２で示されているように）CLOCK IN入力信号１５２のロウからハイへの各遷移 で論理状態を変化させることを継続する。CLOCK ENABLE入力信号１５０のハイか らロウへの遷移（タイミング図２０２の遷移２３２で示されている）の後、Ｑ１ 信号１５４はその現時点の論理状態（タイミング図２０４の論理レベル２３８で 示されている）に留まる。 タイミング図２０２、２０４および２０６において示されているように、Ｑ２ 信号１５６は、Ｑ１信号１５４を半サイクル遅延させた信号である。ハイからロ ウへの遷移（タイミング図２００の遷移２１２で示されている）がCLOCK IN入力 信号１５２において生じたとき、ＤフリップフロップのＱＢ出力１３４したがっ てＱ２信号１５６は、Ｑ１信号１５４の現時点の論理状態（タイミング図２０４ の論理レベル２４２で示されている）に等しい論理レベル（タイミング図２０６ の論理レベル２４０で示されている）を獲得する。 タイミング図２００乃至２０８に示されているように、CLOCK OUT出力信号１ ５８は、CLCOK IN入力信号１５２をイネーブル化／ディスエーブル化した信号で あり、これはCLOCK ENABLE入力信号１５０によって制御される。Ｑ１信号の論理 状態（タイミング図２０４の論理レベル２４２で示されている）がＱ２信号の論 理状態（タイミング図２０６の論理レベル２４４で示されている）と異なるとき にCLOCK OUT信号の論理状態がハイ（タイミング図２０８の論理レベル２４６で 示されている）となるように、Ｑ１信号１５４はＱ２信号１５６とＸＯＲされて いる。Ｑ１信号の論理状態（タイミング図２０４の論理レベル２４２で示されて いる）がＱ２信号の論理状態（タイミング図２０６の論理レベル２４０で示され ている）と同じとき、CLOCK OUT出力信号の論理状態はロウ（タイミング図２０ ８の論理レベル２４８で示されている）となる。したがって、CLOCK ENABLE入力 信号１５０がハイの論理状態（タイミング図２０２の論理レベル２３０で示され ている）にある期間においてのみ、CLOCK IN信号１５２のロウからハイへの遷移 （タイミング図２００の遷移２１０および２１４で示されている）と同時に、CL OCK OUT信号のパルスが生じる。 図７は、トグルフリップフロップ１１０の実現例である回路３００の論理図を 示している。この回路は、ポジティブエッジでトリガされるＤフリップフロップ ３１０とＸＯＲゲート３１２を備えている。図示されているように、フリップフ ロップ３１０は、データ入力（Ｄ）３２０、CLOCK（すなわちトグルまたはトリ ガ）入力３２２およびハイアクティブのデータ出力（Ｑ）３２６を有している。 ＸＯＲゲート３１２は、第１の入力３３０、第２の入力３３２および出力３３４ を有し、前述のように動作する。ＸＯＲゲート３１２の第２の入力３３２にはＴ Ｅ入力信号３４０が供給される。Ｄフリップフロップ３１０のCLOCK入力３２２ にはCLOCKA信号３４２が供給される。ＱＡ信号３４６は、Ｄフリップフロップ３ １０のＱ出力３２６から生成される。Ｑ出力３２６は、更にＸＯＲゲート３１２ の第１の入力３３０に供給される。ＸＯＲゲートの出力３３４は、フリップフロ ップ３１０のＤ入力３２０に接続される。 ＴＥ入力信号３４０がロウ状態にある間、ＸＯＲゲート３３４の出力は、ＸＯ Ｒゲート３１２の第１の入力３３０におけるＱ出力信号３２６と同じ論理状態に ある。したがって、Ｑ出力３２６の現時点の状態は、CLOCKA信号３４２の各遷移 でフリップフロップ３１０の中に絶えずロードされる。他方、ＴＥ入力信号３４ ０がハイのとき、ＸＯＲゲート３１２は、その第１の入力３３０に印加されるＱ 出力信号３２６を反転するように動作する。したがって、Ｑ出力信号３２６は、 CLOCKA信号３４２が現れる毎にトグルする。 ２個のフリップフロップ１１０および１１２を使用することにより、既知の回 路最小化および最適化ルーチンはクロックで動作するこのようなフリップフロッ プの機能を結合しないため、回路生成ソフトウェアは図示されているように回路 １００を接続するよう制約される、ということを理解すべきである。したがって 、生成された集積回路におけるこの回路１００は、予測可能なように動作してグ リッチの無いCLOCK OUT信号１５８を生成する。 本発明の好ましい実施形態がここで開示されているが、添付された請求の範囲 で定義される発明の精神および範囲から逸脱することなく、その範囲内で変更や 修正を行ってもよい、ということが当業者にはわかるであろう。

Claims (1)

1. 【特許請求の範囲】 １．第１および第２の論理状態を有する入力クロック信号とイネーブル状態およ びディスエーブル状態を有する入力クロックイネーブル信号とを受け取り、前記 入力クロックイネーブル信号に応答して出力クロック信号を生成する回路におい て、 前記入力クロックイネーブル信号に接続されたイネーブル入力、前記入力クロ ック信号に接続された第１のクロック入力、並びに、第１および第２の論理状態 を有する第１の出力を備えるトグルフリップフロップであって、前記第１のクロ ック入力において前記第１の論理状態から前記第２の論理状態へと変化しかつ前 記入力クロックイネーブル信号が前記イネーブル状態を有するときに前記第１の 出力が論理状態を変化させるトグルフリップフロップと、 前記第１の出力に接続されたデータ入力、前記入力クロック信号に接続された 第２のクロック入力、および第２の出力を備えるＤフリップフロップであって、 前記第２のクロック入力において前記第２の論理状態から前記第１の論理状態へ と変化すると前記第２の出力が前記データ入力の状態へと変化するＤフリップフ ロップと、 前記第１の出力および前記第２の出力を含む複数の入力を備える組合せ論理回 路であって、前記第１の出力および前記第２の出力に応答して前記出力クロック 信号を生成し、前記第１の出力および前記第２の出力が同じ論理状態を有すると きに前記出力クロック信号が第１の論理状態を有し、前記第１の出力および前記 第２の出力が異なる論理状態を有するときに前記出力クロック信号が第２の論理 状態を有する組合せ論理回路と、 を備える回路。 ２．請求項１に記載の回路において、前記組合せ論理回路が排他的論理和ゲート である回路。 ３．グリッチの無いクロック信号を提供するための方法において、 第１および第２の論理状態を有する第１のクロック信号をトグルフリップフロ ッ プのクロック入力に印加するステップと、 イネーブル状態とディスエーブル状態とを有するイネーブル信号で前記トグル フリップフロップを選択的にイネーブルにするステップと、 第１および第２の論理状態を有するトグル出力信号を前記トグルフリップフロ ップから生成するステップであって、前記トグル出力信号が前記第１のクロック 信号および前記イネーブル信号に応答し、前記イネーブル信号が前記イネーブル 状態を有するときにおいて前記第１のクロック信号が前記第１の論理状態から前 記第２の論理状態へと変化する毎に前記トグル出力信号が論理状態を変化させ、 前記イネーブル信号が前記ディスエーブル状態を有するときに前記トグル出力信 号が現在の状態を維持するステップと、 前記トグル出力信号をＤフリップフロップのデータ入力に印加するステップと 、 前記第１のクロック信号を前記Ｄフリップフロップのクロック入力に印加する ステップと、 Ｄフリップフリップ出力信号を前記Ｄフリップフロップから生成するステップ であって、前記Ｄフリップフリップ出力信号が前記第１のクロック信号および前 記トグル出力の双方に応答し、前記第１のクロック信号が前記第２の論理状態か ら前記第１の論理状態へと変化するときに前記Ｄフリップフリップ出力信号が前 記トグル出力の論理状態へと変化するステップと、 前記トグル出力信号および前記Ｄフリップフロップ出力信号を組合せ論理回路 の第１および第２の入力のそれぞれに印加するステップであって、前記組合せ論 理回路が前記第１および第２の入力に応答して出力クロック信号を生成し、前記 第１の入力および前記第２の入力が同じ論理状態を有するときに前記出力クロッ ク信号が第１の論理状態を有し、前記第１の入力および前記第２の入力が異なる 論理状態を有するときに前記出力クロック信号が第２の論理状態を有するステッ プと、 を備える方法。