KR20020072049A - 글리치 제거 장치 - Google Patents
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Abstract
본 발명은 글리치 제거 장치에 관한 것으로 셀렉트신호가 입력되면 이를 클럭 A에 의해 소정 지연하여 그에 따른 제1, 제2 지연신호를 출력하는 지연부와; 상기 지연부의 제1,제2 지연신호를 입력받아 배타적 논리합 연산하여 출력하는 배타적 논리합 게이트와; 상기 제1 지연신호와 그 배타적 논리합 게이트의 출력 신호를 클럭 A로 동기화 시켜 제1, 제2출력 신호를 얻는 상태 천이구간 생성부와; 상기 제1 출력 신호에 의해 클럭 A와 클럭 B의 입력 중 하나를 선택 출력하는 멀티플렉서와; 상기 멀티 플렉서의 출력신호와 상기 제2 출력 신호를 입력 받아 글리치를 제거하여 출력하는 글리치 제거부로 구성된 것을 특징으로 한다. 따라서 본 발명은 외부에서 서로 비동기로 동작하는 클럭 신호들을 글리치 없는 출력 클럭 신호로 전환할 수 있도록 하는 효과가 있다.
Description
본 발명은 글리치를 제거한 클럭 멀티플렉서 회로 장치에 관한 것으로, 특히 비동기인 클럭 신호와 셀렉트 신호 간의 시간차이로 클럭 전환시 발생되는 클럭의 글리치를 제거하는 제어 장치에 관한 것이다.
일반적으로, 에이직 회로에는 많은 수의 클럭이 사용되어 클럭 전환이 많이 필요하도록 되어있는데 단순히 클럭을 멀티플렉서 하는 방식으로 전환하면 비동기인 클럭과 셀렉트 신호간의 시간차이로 인하여 출력 신호 클럭에 글리치가 발생되거나 클럭의 듀티가 다르게 변형되는 현상이 발생한다. 이와 같은 종래의 기술을 첨부한 도면을 참조하여 설명한다.
도1은 종래 멀티 플렉서의 클럭 선택 방식을 보인 예시도로서, 이에 도시된 바와같이 클럭(COLCK A, COLCK B)과 셀렉트 신호를 입력받아 상기 입력 클럭 신호중 하나만을 선택 출력하는 멀티 플렉서로 구성되며 여기서는 셀렉트 신호가 로우일때 클럭A(COLCK A)의 입력을 출력 클럭신호(CLOCK_OUT)로 내보내고, 셀렉트 신호가 하이일때 클럭B(CLOCK B)를 출력 클럭신호(CLOCK_OUT)로 선택하는 가정하에, 도2와 같은 셀렉트 신호에 따라 출력 클럭(CLOCK_OUT)신호가 발생한다.
그러나, 상기에서와 같이 종래의 기술은 도2와 같이 단순히 클럭을 멀티 플렉서하는 방식으로 전환하여 출력 클럭(CLOCK_OUT) 신호를 얻게 되는 과정이므로이때는 셀렉트(SEL) 신호가 고전위에서 저전위로 바뀌게 되는 과정에서 비동기인 클럭(CLOCK A, CLOCK B)과 셀렉트(SEL) 신호간의 시간 차이로 인하여, 클럭 A(CLOCK A)를 출력신호로 전송함에 있어 셀렉트(SEL) 신호가 변화되는 시점에서 클럭 B(CLOCK B)에 따라 출력이 바뀌게 되면서 출력 클럭(CLOCK_OUT) 신호0에는 논리 회로가 잡음에 의해 타이밍에서 벗어나 오동작하는 글리치(21)가 발생되고, 한 주기 동안에 고전위와 저전위의 타임의 비율이 저전위의 시간22(T22)에서 시간23(T23)으로 변화하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 감안하여 창안한 것으로 서로 비동기로 동작하는 클럭과 셀렉트 신호 사이의 시간차이로 인해 상기 셀렉트 신호의 클럭 전환시 발생되는 출력 클럭 신호의 글리치를 제거하기 위한 장치를 제공함에 그 목적이 있다.
도1은 종래의 멀티플렉서의 선택 방식을 보인 예시도.
도2는 종래의 멀티플렉서의 클럭을 보인 파형도.
도3은 본 발명 멀티플렉서의 클럭 선택 방식을 예시도.
도4는 본 발명의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
31: 멀티플렉서32: 지연부
33: 상태 천이구간 생성부34: 글리치 제거부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 글리치 제거 장치는 셀렉트 신호가 입력되면 이를 클럭 A에 의해 소정 지연하여 그에 따른 제1, 제2 지연신호를 출력하는 지연부와; 상기 지연부의 제1,제2 지연신호를 입력받아 배타적 논리합 연산하여 출력하는 배타적 논리합 게이트와; 상기 제1 지연신호와 그 배타적 논리합 게이트의 출력 신호를 클럭 A로 동기화 시켜 제1, 제2출력 신호를 얻는 상태 천이구간 생성부와; 상기 제1 출력 신호에 의해 클럭 A와 클럭 B의 입력 중 하나를 선택 출력 하는 멀티플렉서와; 상기 멀티 플렉서의 출력신호와 상기 제2 출력 신호를 입력 받아 글리치를 제거하여 출력하는 글리치 제거부로 구성된 것을 특징으로한다.
이하, 본 발명에 따른 일 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 글리치 제거 장치의 구성을 보인 예시도로서, 이에 도시된 바와 같이 셀렉트(SEL)신호가 입력되면 이를 클럭 A(CLOCK A)에 의해 소정 지연하여 그에 따른 제1, 제2 지연신호를 출력하는 지연부(32)와; 상기 지연부의 제1,제2 지연신호를 입력받아 배타적 논리합 연산하는 배타적 논리합 게이트(XOR)와; 상기 제1 지연신호 및 배타적 논리합 게이트(XOR)의 출력 신호를 클럭 A(CLOCK A)로 동기화 시켜 제1, 제2출력 신호를 얻는 상태 천이구간 생성부(33)와; 상기 제1 출력 신호에 의해 클럭 A(CLOCK A)와 클럭B(CLOCK B)의 입력 중 하나를 선택 출력하는 멀티플렉서(31)와; 상기 멀티 플렉서(31)의 출력신호와 상기 제2 출력 신호를 입력받아 글리치를 제거하여 출력하는 글리치 제거부(34)로 구성한 것으로, 이와 같이 구성된 본 발명의 작용 및 효과를 도3, 도4를 참조하여 상세히 설명한다.
지연부(32)의 디플립 플롭의 입력 신호로 셀렉트(C) 신호가 입력되고, 이를 클럭 A(A)에 의해 소정 지연된 제2 디플립 플롭의 출력 신호인 셀렉트 2딜레이(D) 신호와, 제3 디플립 플롭의 출력 신호를 입력받는 배타적 논리게이트(XOR)는 배타적 논리합 연산하여 체인지(E) 신호를 출력하고 그 체인지(E) 신호는 상기 셀렉트 2딜레이(D)신호와 함께 상태 천이 구간 생성부(33)에 입력되어 셀렉트 클럭(G) 신호 및 인에이블(F)신호가 출력된다.
즉, 상태 천이구간 생성부(33)는 초기 상태가 되면 카운트값은 최대값이 되어 고전위의 인에이블(F) 신호와 저전위의 셀렉트 클럭(G) 신호를 출력한다. 그렇지 않고 클럭 A(A)의 상승 시점에서 체인지(E)신호가 고전위이면 인에이블(F) 신호는 저전위가 되고 이때 카운트값은 제로가 되어 매 클럭 A(A)의 상승 시점에서 최대 카운트값이 될 때까지 점차 증가하게 된다. 이때 카운트값이 증가되어 최대 카운트값의 중간값에 도달하면 셀렉트 클럭(G)은 입력 신호인 셀렉트 2딜레이(D)의 전위를 그대로 출력하고, 상기 카운트값이 최대값에 도달할때 인에이블(F) 신호는 고전위를 출력한다.
이에 의해, 상기 상태 천이 구간 생성부는 멀티 플렉서(31)에 입력되는 클럭 A(A) 및 클럭 B(B)를 선택 출력하는 셀렉트 클럭(G) 신호 및 글리치 제거부(34)에 입력되는 인에이블(F) 신호를 출력한다.
이후, 상기 셀렉트 클럭(G)이 저전위시 상기 멀티 플렉서는 클럭 A(A)를 출력하고 고전위시에는 클럭 B(B)를 출력함에 있어 클럭 A(A)에서 클럭 B(B)로 천이되는 구간에서 글리치(41)를 포함하는 도4의 (H)에 도시된 바와 같은 템프 클럭 신호를 출력한다.
한편, 상기 글리치 제거부(34)는 상기 멀티 플렉서(31)의 출력 신호를 각각의 클럭단에 입력받는 제1, 제2 디플립 플롭를 통해 상기 상태 천이 구간 생성부(33)의 인에이블(F) 신호를 지연 시켜 인에이블 2딜레이(I)로 출력한다.
따라서, 상기 출력 템프 클럭(H) 및 상기 인에블 2딜레이(I) 신호는 엔드 게이트(AND)에 의해 논리곱 연산함으로써 클럭 A를 출력하는 구간에서 클럭 B로 천이하는 구간에 글리치 없는 클럭 천이 구간을 포함한 도4의 (J)를 출력한다.
이상에서 설명한 바와 같이 본 발명은 외부에서 서로 비동기로 동작하는 클럭 입력을 간단히 구성함으로써, 오동작을 일으키는 글리치 없는 출력 클럭 신호로 전환하여 효과적인 동작을 수행하는 효과가 있다.
Claims (3)
- 셀렉트신호가 입력되면 이를 클럭 A에 의해 소정 지연하여 그에 따른 제1, 제2 지연신호를 출력하는 지연부와; 상기 지연부의 제1,제2 지연신호를 입력받아 배타적 논리합 연산하여 출력하는 배타적 논리합 게이트와; 상기 제1 지연신호와 그 배타적 논리합 게이트의 출력 신호를 클럭 A로 동기화 시켜 제1, 제2출력 신호를 얻는 상태 천이구간 생성부와; 상기 제1 출력 신호에 의해 클럭 A와 클럭B의 입력 중 하나를 선택 출력 하는 멀티플렉서와; 상기 멀티 플렉서의 출력신호와 상기 제2 출력 신호를 입력 받아 글리치를 제거하여 출력하는 글리치 제거부로 구성된 것을 특징으로 하는 글리치 제거 장치.
- 제1항에 있어서, 상기 지연부는 셀렉트 신호를 입력하여 소정 지연된 지연신호를 얻는 제1 디플립플롭과, 그 지연 신호를 입력받아 제1 지연신호를 발생시키는 제2 디플립플롭과, 상기 제1 지연신호가 인가되어 제2 지연신호를 출력 신호로 얻는 제3 디플립플롭으로 구성된 것을 특징으로 하는 글리치 제거 장치.
- 제1항에 있어서, 상기 글리치 제거부는 제1 디플립 플롭과 제2 디플립 플롭 및 앤드 게이트로 구성된 것을 특징으로 하는 글리치 제거 장치.
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