KR20080020459A

KR20080020459A - 클록 전환 회로

Info

Publication number: KR20080020459A
Application number: KR1020070057644A
Authority: KR
Inventors: 야스히로 노자키
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2006-08-30
Filing date: 2007-06-13
Publication date: 2008-03-05
Also published as: CN101135920A; CN101135920B; US20080054952A1; US7586337B2; JP2008059193A

Abstract

전환 대상의 클록 신호의 주파수에 관계없이, 해저드를 일으키지 않고 전환을 행할 수 있는 클록 전환 회로를 제공한다. 선택 신호ＳＥＬ에서 저속 클록ＬＣＫ가 선택되어, 허가 신호 S6이 정지되었을 때에 제어신호 S1을 출력하고, 선택 신호ＳＥＬ에서 고속 클록ＨＣＫ가 선택되어, 허가 신호 S2가 정지되었을 때에 제어신호 S5를 출력하는 선택부와, 제어신호 S1을 저속 클록ＬＣＫ에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 허가 신호 S2를 출력하는 안정화부(2)와, 제어신호 S5를 고속 클록ＨＣＫ에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 허가 신호 S6을 출력하는 안정화부(6)와, 허가 신호 S2가 주어지고 있을 때 저속 클록ＬＣＫ를 래치하여 출력하는 게이트화 셀부(4)와, 허가 신호 S6이 주어지고 있을 때에 고속 클록ＨＣＫ를 래치하여 출력하는 게이트화 셀부(8)를 설치한다.

클록 신호, 주파수, 저속 클록, 선택부, 안정화부, 게이트화 셀부

Description

클록 전환 회로{CLOCK SWITCHING CIRCUIT}

도 1은 본 발명의 실시예를 도시하는 클록 전환 회로의 구성도이다.

도 2는 종래의 클록 제어장치의 구성도이다.

도 3은 도 1의 동작을 도시하는 신호 파형도이다.

도 4는 도 1의 클록 전환 회로의 적용예를 도시하는 구성도이다.

[도면의 주요부분에 대한 부호의 설명]

1 : ＮＯＲ 2,6 : 안정화부

2a ,2b,6a ,6b : ＦＦ 3,4a,7,8a : 데이터 래치

4b,5,8b : ＡＮＤ 4,8 : 게이트화 셀부

9 : ＯＲ

본 발명은, 2종류의 클록 신호를 전환하는 클록 전환 회로에 관한 것이다.

도 2는, 하기 특허문헌 1에 기재된 종래의 클록 제어장치의 구성도이다.

이 클록 제어장치는, 클록 입력 단자(11,12)에 주어지는 2개의 클록 0,1을, 클록 선택 단자(13)에 주어지는 비동기의 클록 전환신호로 해저드를 발생시키지 않고 단시간에 전환하는 것을 목적으로 한 것이다.

이 클록 제어장치는, 입력한 2개의 클록 0,1을 전환하는 셀렉터(ＳＥＬ)(14), 이 셀렉터(14)를 제어하는 셀렉터 제어회로(15), 클록 전환신호를 지연시켜서 셀렉터 제어회로(15)에 보내는 지연회로(16), 셀렉터(14)에서 선택된 클록을 클록 전환신호에 따라 유지하는 신호 유지 회로(17), 신호 유지 회로(17)와 셀렉터(14)로부터 출력된 신호를 전환하는 셀렉터(18), 셀렉터(18)를 제어하는 셀렉터 제어회로(19), 클록 전환신호를 지연시켜서 셀렉터 제어회로(19)에 보내는 지연회로(20), 셀렉터(14)로부터 출력된 클록과 동기한 신호를 생성하여 셀렉터 제어회로(19)에 보내는 카운터(21), 셀렉터(18)의 출력 신호에 전달되는 노이즈를 제거하여 출력 단자(23)에 출력하는 노이즈 제거 회로(22)를 구비하고 있다.

이 클록 제어장치에서는, 예를 들면 클록 0이 “1”에서 “0”으로 전환되기 직전에 클록 전환신호가 “1”에서 “0”으로 전환되면, 셀렉터(18)의 전환 순간, 셀렉터(14)의 출력이 “0”으로 변화되어, 지연회로(16)에 의한 지연 폭 정도의 해저드가 생길 우려가 있다. 그러나, 이때의 해저드는 극히 단시간이므로, 노이즈 제거 회로(22)로 제거할 수 있다. 그 후에 셀렉터 전환신호는 지연회로(16)를 통해서 셀렉터 제어회로(15)에 입력되고, 셀렉터(14)의 출력은 클록 0에서 클록 1로 전환된다. 이 때, 셀렉터(18)는 신호 유지 회로(17)의 출력을 선택하고 있으므로, “1”상태이다.

셀렉터(14)의 출력이 클록 0에서 클록 1로 전환되면, 카운터(21)는 수 클록 후, 클록 1에 동기한 신호를 만든다. 카운터(11)가 출력한 동기신호를 받고, 셀렉터 제어신호(19)는, 셀렉터(18)의 입력을 신호 유지 회로(17)의 출력으로부터 셀렉터(14)의 출력인 클록 1로 전환한다. 이 때, 셀렉터(18)에 입력되는 셀렉터 전환신호는 클록 1에 동기하고 있으므로, 전환시에 해저드가 발생하지 않는다.

[특허문헌 1] 일본국 공개특허공보 특개평 11-242529호

그러나, 상기 클록 제어장치는, 지연회로(16,20)에 의해 셀렉터 전환신호를 지연시키고, 이것에 근거하여 2개의 클록 0,1을 전환하도록 하고 있으므로, 클록 0과 클록 1의 각 주파수와의 관계를 고려하면서, 지연량을 설정할 필요가 있다. 이 때문에, 지연량의 결정으로 인해 번잡한 작업이 필요할 뿐만 아니라, 클록 0,1의 주파수가 바뀔 경우에는 지연량을 변경해야 한다는 과제가 있었다.

본 발명은, 전환 대상의 클록 신호의 주파수에 관계없이, 해저드를 일으키지 않고 전환를 행할 수 있는 클록 전환 회로를 제공하는 것을 목적으로 하고 있다.

본 발명의 클록 전환 회로는, 선택 신호에 의해 제1 클록 신호가 선택되고, 제2 허가 신호가 출력되지 않을 때에 제1 제어신호를 출력하며, 상기 선택 신호에 의해 제2 클록 신호가 선택되고, 제1 허가 신호가 출력되지 않을 때에 제2 제어신호를 출력하는 선택부와, 상기 제1 제어신호를 상기 제1 클록 신호에 동기하여 유지하는 플립·플롭(이하, 「ＦＦ」라고 한다 )을 복수단 종속 접속하여 상기 제1 허가 신호를 출력하는 제1 안정화부와, 상기 제2 제어신호를 상기 제2 클록신호에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 상기 제2 허가 신호를 출력하는 제2 안정화부와, 상기 제1 허가 신호가 주어지고 있을 때 상기 제1 클록 신호를 래치하여 출력하는 제1 게이트화 셀부와, 상기 제2 허가 신호가 주어지고 있을 때 상기 제2 클록 신호를 래치하여 출력하는 제2 게이트화 셀부와, 상기 제1 및 제2 게이트화 셀부에서 출력되는 상기 제1 또는 제2 클록 신호를 출력 클록 신호로서 출력하는 출력부를 구비한 것을 특징으로 한다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 다음의 바람직한 실시예의 설명을 첨부 도면과 대조하여 읽으면, 보다 명백해질 것이다. 단, 도면은, 단지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.

[실시예 1]

도 1은, 본 발명의 실시예를 도시하는 클록 전환 회로의 구성도이다.

이 클록 전환 회로는, 저속 클록ＬＣＫ와 고속 클록ＨＣＫ중 어느 한쪽을 선택 신호ＳＥＬ에 따라 전환, 클록 신호ＣＬＫ로서 출력하는 것으로, 이 선택 신호ＳＥＬ과 후술하는 신호 S7이 주어지는 부정적 논리합 게이트(이하, 「ＮＯＲ」라고 한다 )(1)와, 이 선택 신호ＳＥＬ과 후술하는 신호 S3이 주어지는 논리곱 게이트(이하, 「ＡＮＤ」라고 한다)(5)에 의한 선택부를 가지고 있다.

ＮＯＲ(1)에서 출력되는 신호 S1은, 안정화부(2)에 주어지고 있다. 안정화부(2)는, 2개 이상의 ＦＦ을 종속 접속하고, 입력 단자 D에 주어지는 신호를 공통인 저속 클록ＬＣＫ의 타이밍으로 유지하여 출력하는 것이다. 본 예의 안정화부(2) 는, 2개의 ＦＦ(2a ,2b)으로 구성하고, 저속 클록ＬＣＫ의 상승의 타이밍을 사용할 경우를 나타내고 있다.

안정화부(2)로부터 출력되는 신호 S2는, 데이터 래치(ＬＡＴ)(3)의 입력 단자 D와 게이트화 셀부(4)에 주어지고 있다. 데이터 래치(3)는, 입력 단자 D에 주어지는 신호를, 인버터(3a)로 반전된 저속 클록ＬＣＫ의 타이밍(즉, 저속 클록ＬＣＫ의 하강 타이밍)으로 유지하여 출력하는 것이다. 데이터 래치(3)의 반전 출력 단자/Q로부터, 전술한 신호 S3이 출력되도록 되어 있다.

또한 게이트화 셀부(4)는, 안정화부(2)로부터 출력되는 신호 S2에 따라, 저속 클록ＬＣＫ를 래치한 후에 출력하는 것으로, 예를 들면 데이터 래치(4a)와 ＡＮＤ(4b)로 구성되어 있다. 데이터 래치(4a)의 이네이블 단자 E에 신호 S2가, 데이터 단자 D에 저속 클록ＬＣＫ가 주어지고, 이 데이터 래치(4a)의 출력 단자 Q가 ＡＮＤ(4b)의 한쪽의 입력측에 접속되고, 이 ＡＮＤ(4b)의 다른 쪽의 입력측에 저속 클록ＬＣＫ가 주어지고 있다. 그리고, ＡＮＤ(4b)의 출력측에서 신호 S4가 출력되게 된다.

한편, 선택부의 ＡＮＤ(5)로부터 출력되는 신호 S5는, 안정화부(2)와 동일한 안정화부(6)에 주어지도록 되어 있다. 안정화부(6)는, 2개 이상의 ＦＦ(본 예에서는, ＦＦ(6a ,6b))을 종속 접속하고, 입력 단자 D에 주어지는 신호를 공통의 고속 클록ＨＣＫ의 타이밍으로 유지하여 출력하는 것이다.

안정화부(6)로부터 출력되는 신호 S6은, 데이터 래치(7)의 입력 단자 D와 게이트화 셀부(8)에 주어지게 된다. 데이터 래치(7)는, 입력 단자 D에 주어지는 신호 를, 인버터(7a)로 반전된 고속 클록ＨＣＫ의 타이밍으로 유지하여 출력하는 것으로, 그 비반전 출력 단자 Q로부터, 전술한 신호 S7이 출력되도록 되어 있다.

또한 게이트화 셀부(8)는, 안정화부(6)로부터 출력되는 신호 S6에 따라, 고속 클록ＨＣＫ를 래치한 후에 신호 S8로서 출력하는 것으로, 그 구성은 게이트화 셀부(4)와 동일하다.

게이트화 셀부(4,8)로부터 각각 출력되는 신호 S4,S8은, 논리합 게이트(이하, 「ＯＲ」라고 한다)(9)에서 논리합이 취해지고, 클록 신호ＣＬＫ로서 출력되고 있다.

도 3은, 도 1의 동작을 도시하는 신호 파형도이다. 이하, 이 도 3을 참조하면서, 도 1의 동작을 설명한다.

도 3의 시각 T0에 있어서, 선택 신호ＳＥＬ이 레벨 “L”이 된 후 일정 시간이 경과하여 동작이 안정되고 있다고 하면, ＡＮＤ(5)로부터 출력되는 신호 S5는“L”이며, 안정화부(6)로부터 출력되는 신호 S6, 데이터 래치(7)로부터 출력되는 신호 S7 및 게이트화 셀부(8)로부터 출력되는 신호 S8은, 모두 “L”이 되고 있다.

한편, ＮＯＲ(1)로부터 출력되는 신호 S1과 안정화부(2)로부터 출력되는 신호 S2는, 레벨 “H”이며, 데이터 래치(3)로부터 출력되는 신호 S3은 “L”이 되고 있다. 신호 S2가 “H”이므로, 게이트화 셀부(4)로부터 신호 S4로서 저속 클록ＬＣＫ가 출력되고 있다. 이에 따라 ＯＲ(9)로부터 클록 신호ＣＬＫ로서, 저속 클록ＬＣＫ가 출력되고 있다.

시각 T1에 있어서, 선택 신호ＳＥＬ이 “L”에서 “H”로 변화되면, 신호 S1 은 바로 “L”로 변화된다. 한편, 이 시점에서는 신호 S2는 아직 변화되지 않으므로, 게이트화 셀부(4)로부터 저속 클록ＬＣＫ의 출력이 계속된다. 또한 신호 S3은 “L”이므로, 신호 S5는 “L”이며 게이트화 셀부(8)로부터의 고속 클록ＨＣＫ는 정지된 상태이다.

시각 T1에서 선택 신호ＳＥＬ이 “H”로 변화된 후, 2회째의 저속 클록ＬＣＫ의 상승 타이밍인 시각 T2에 있어서, 신호 S2가 “L”로 변화된다. 이에 따라 게이트화 셀부(4)로부터의 저속 클록ＬＣＫ의 출력이 정지하고, ＯＲ(9)로부터 출력되는 클록 신호ＣＬＫ는 “L”로 고정된다.

시각 T3에 있어서, 저속 클록ＬＣＫ가 하강하면 신호 S3이 “H”가 되고, 이에 따라 신호 S5도 “H”가 된다.

시각 T3에서 신호 S5가 “H”로 변화된 후, 2회째의 고속 클록ＨＣＫ의 상승 타이밍인 시각 T4에 있어서, 신호 S6이 “H”로 변화된다. 이에 따라 게이트화 셀부(8)로부터 신호 S8로서 고속 클록ＨＣＫ가 출력되고, ＯＲ(9)로부터 클록 신호ＣＬＫ로서, 이 고속 클록ＨＣＫ의 출력이 개시된다.

시각 T5에 있어서, 고속 클록ＨＣＫ가 하강하면 신호 S7은 “H”가 된다. 이 시점에서는, 선택 신호ＳＥＬ은 “H”이므로, 신호 S1은 “L”상태이다. 따라서, ＯＲ(9)로부터 클록 신호ＣＬＫ로서, 고속 클록ＨＣＫ가 계속해서 출력된다.

시각 T6에 있어서, 선택 신호ＳＥＬ이 “H”에서 “L”로 변화되면, 신호 S5는 바로 “L”로 변화된다. 한편, 이 시점에서는 신호 S6은 아직 변화되지 않으므로, 게이트화 셀부(8)로부터 고속 클록ＨＣＫ의 출력이 계속된다. 또한 신호 S7은 “H”이므로, 신호 S1은 “L”이며 게이트화 셀부(4)로부터의 저속 클록ＬＣＫ는 정지된 상태이다.

시각 T6에서 선택 신호ＳＥＬ이 “L”로 변화된 후, 2회째의 고속 클록ＨＣＫ의 상승 타이밍인 시각 T7에 있어서, 신호 S6이 “L”로 변화된다. 이에 따라 게이트화 셀부(8)로부터의 고속 클록ＨＣＫ의 출력이 정지하고, ＯＲ(9)로부터 출력되는 클록 신호ＣＬＫ는 “L”로 고정된다.

시각 T8에 있어서, 고속 클록ＨＣＫ가 하강하면 신호 S7이 “L”이 되고, 이에 따라 신호 S1도 “H”가 된다.

시각 T8에서 신호 S1이 “H”로 변화된 후, 2회째의 저속 클록ＬＣＫ의 상승 타이밍인 시각 T9에 있어서, 신호 S2가 “H”로 변화된다. 이에 따라 게이트화 셀부(4)로부터 신호 S4로서 저속 클록ＬＣＫ가 출력되고, ＯＲ(9)로부터 클록 신호ＣＬＫ로서, 이 저속 클록ＬＣＫ의 출력이 개시된다.

시각 T10에 있어서, 저속 클록ＬＣＫ가 하강하면 신호 S3이 “L”이 된다. 이 시점에서는, 선택 신호ＳＥＬ은“L”이므로, 신호 S5는 “L”상태이다. 따라서, ＯＲ(9)에서 저속 클록ＬＣＫ가, 클록 신호ＣＬＫ로서 계속해서 출력된다.

이상과 같이, 본 실시예의 클록 전환 회로는, 선택 신호ＳＥＬ이 “L”로 설정되어 제1 클록 신호인 저속 클록ＬＣＫ가 선택되고, 제2 허가 신호인 신호 S6이 정지되어 “L”일 때 제1 제어신호인 신호 S1에 “H”를 출력하고, 이 선택 신호ＳＥＬ이 “H”로 설정되어 제2 클록 신호인 고속 클록ＨＣＫ가 선택되고, 제1 허가 신호인 신호 S2이 정지되어 “L”일 때 제2 제어신호인 신호 S5에 “H”를 출력하 는 선택부를 가지고 있다.

또한 이 클록 전환 회로는, 신호 S1을 저속 클록ＬＣＫ에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 신호 S2를 출력하는 제1 안정화부(2)와, 신호 S5를 고속 클록ＨＣＫ에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 신호 S6을 출력하는 제2 안정화부(6)와, 신호 S2가 주어졌을 때 저속 클록ＬＣＫ를 래치하여 출력하는 제1 게이트화 셀부(4)와, 신호 S6이 주어지고 있을 때 고속 클록ＨＣＫ를 래치하여 출력하는 제2 게이트화 셀부(8)를 가지고 있다. 이에 따라 이 클록 전환 회로에서는, 전환 대상의 클록 신호의 주파수에 상관없이, 해저드를 일으키지 않고 전환를 행할 수 있다는 이점이 있다.

도 4는, 도 1의 클록 전환 회로의 적용예를 도시하는 구성도이다.

이 도 4는, 클록 전환 회로를 사용한 랜덤 액세스(이하, 「ＲＡＭ」이라고 한다)의 편입형 자체 테스트(이하, 「ＢＩＳＴ」라고 한다 )회로의 구성도이다.

이 ＲＡＭＢＩＳＴ회로는, ＲＡＭ을 테스트하는 테스트 회로이며, ＲＡＭ동작 주파수로 동작한다. ＲＡＭＢＩＳＴ회로는, 테스트 종료 신호, 고장진단신호, 리페어 신호 등의 테스트 결과신호ＲＥＳ를 출력하지만, 통상 I/O버퍼의 응답 속도는 제한된다. 예를 들면 ＲＡＭ의 동작 주파수가 200MHz이고, I/O버퍼는 100MHz정도이며, ＲＡＭ과 같은 고속동작으로 이들의 테스트 결과신호ＲＥＳ를 출력할 수는 없다. 이 때문에, ＲＡＭＢＩＳＴ회로는, 테스트 결과신호ＲＥＳ를 출력할 때는, 미리 클록 전환용의 선택 신호ＳＥＬ에서, ＲＡＭＢＩＳＴ회로에 입력되는 클록 신호ＣＬＫ를 저속측ＬＣＫ로 전환하고나서, 이들의 테스트 결과신호ＲＥＳ를 출력한 다. 테스트 결과신호ＲＥＳ의 출력이 종료하고, 고속동작이 필요한 경우에는, 선택 신호ＳＥＬ을 전환하여, ＲＡＭＢＩＳＴ회로에 입력되는 클록ＣＬＫ를 고속측ＨＣＫ로 전환할 수 있다.

또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러가지의 변형이 가능하다. 이 변형예로서는, 예를 들면 다음과 같은 것이 있다.

(a)선택부의 게이트 회로의 구성은 일례이며, 같은 기능을 가지는 다른 논리회로로 치환할 수 있다. 예를 들면 ＮＯＲ(1)대신에 ＡＮＤ를 설치하여, 그 제1 입력측에 선택 신호ＳＥＬ을 인버터로 반전하여 부여하고, 제2 입력측에는 데이터 래치(7)의 반전 출력 단자의 신호를 부여하도록 해도 된다.

(b)게이트화 셀부(4,8)의 구성도, 같은 기능을 가지는 논리회로로 치환할 수 있다.

본 발명에서는, 선택 신호에서 제1 클록 신호가 선택되고, 제2 허가 신호가 출력되지 않을 때에 제1 제어신호를 출력하며, 제2 클록 신호가 선택되고, 제1 허가 신호가 출력되지 않을 때에 제2 제어신호를 출력하는 선택부와, 제1 제어신호를 제1 클록 신호에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 제1 허가 신호를 출력하는 제1 안정화부와, 제2 제어신호를 제2 클록 신호에 동기하여 유지하는 ＦＦ을 복수단 종속 접속하여 제2 허가 신호를 출력하는 제2 안정화부를 가지고 있다. 이에 따라 선택 신호에 의해 제1에서 제2 또는 제2에서 제1 클록 신호로 전환할 때, 어느 클록 신호도 출력이 허가되지 않는 기간이 발생한다. 또한 허가 신호 가 출력되었을 때, 허가된 클록 신호는 게이트화 셀부에 의해 래치하여 출력되므로, 전환 대상의 클록 신호의 주파수에 관계없이, 해저드를 일으키지 않고 전환를 행할 수 있다는 효과가 있다.

Claims

선택 신호에 의해 제1 클록 신호가 선택되고, 제2 허가 신호가 출력되지 않았을 때 제1 제어신호를 출력하며, 상기 선택 신호에 의해 제2 클록 신호가 선택되고, 제1 허가 신호가 출력되지 않았을 때 제2 제어신호를 출력하는 선택부와,

상기 제1 제어신호를 상기 제1 클록 신호에 동기하여 유지하는 플립·플롭을 복수단 종속 접속하여 상기 제1 허가 신호를 출력하는 제1 안정화부와,

상기 제2 제어신호를 상기 제2 클록 신호에 동기하여 유지하는 플립·플롭을 복수단 종속 접속하여 상기 제2 허가 신호를 출력하는 제2 안정화부와,

상기 제1 허가 신호가 주어지고 있을 때에 상기 제1 클록 신호를 래치하여 출력하는 제1 게이트화 셀부와,

상기 제2 허가 신호가 주어지고 있을 때에 상기 제2 클록 신호를 래치하여 출력하는 제2 게이트화 셀부와,

상기 제1 및 제2 게이트화 셀부에서 출력되는 상기 제1 또는 제2 클록 신호를 출력 클록 신호로서 출력하는 출력부를 구비한 것을 특징으로 하는 클록 전환 회로.