CN107453735A

CN107453735A - 高频时钟无缝切换电路及其方法

Info

Publication number: CN107453735A
Application number: CN201610373857.7A
Authority: CN
Inventors: 不公告发明人
Original assignee: Zhuhai Amicro Semiconductor Co Ltd
Current assignee: Zhuhai Amicro Semiconductor Co Ltd
Priority date: 2016-05-30
Filing date: 2016-05-30
Publication date: 2017-12-08

Abstract

本发明公开一种高频时钟无缝切换电路及其方法，电路包括两个时钟域电路、两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF。本发明通过特殊的电路设计，摒弃了传统基于同一时钟上升和下降沿采样的设计方法，提出了一种只基于时钟上升沿采样的切换方法。

Description

高频时钟无缝切换电路及其方法

技术领域

本发明涉及电子电路技术领域，具体涉及一种高频时钟无缝切换电路及其方法。

背景技术

在SoC设计中，由于系统越来越庞大，需要面对的应用场景也变得复杂。SoC系统中的一些电路有时候会运行在较高频率(超过1GHz)，有时候又会运行在较低的频率(会低于1MHz，如32KHz)；并且由于这些电路的特殊性，要求工作时钟在切换的时候不能有任何毛刺(glitch free)。这就要求必须能够对电路的时钟源头在高低频率之间进行实时无缝切换，这种电路就叫做时钟无缝切换电路。

目前，在集成电路设计中采用的时钟无缝切换电路大多数只能对较低频率进行切换，或者由于在切换的过程中用到了时钟下降沿，导致切换电路会工作在2倍的时钟频率下，因而限制了切换电路的工作频率，甚至会因为在切换过程中产生毛刺(glitch)，导致电路工作不正常，出现错误，影响系统的可靠性。

图1是一种常用的时钟无缝切换电路，图2为该电路的时序图。从图2中可以看出，clk0和clk1的选通是根据select信号而变化的，且out_clk信号上的时钟变化总是发生在时钟的下降沿。这种时钟切换在时钟频率不是很高的时候还是安全的，也能够达到无毛刺的要求，电路频率不是很高的时候工作起来还是安全的。但是，从图2中可以注意到clk1上升沿时刻和clk1传输开始时刻之间的时间差△t，这个时间是clk1周期的一半了，相当于工作在clk1的2倍频率。因此，如果clk1的频率超过1GHz甚至更高的话，可能会带来setuptime(建立时间)的问题，而setup time违规会直接影响到时钟频率的进一步提升。

所以，通过上面的分析可以看出，采用上述架构的时钟切换电路最大的问题就是时钟频率提升到一定程度就会带来setup time的问题，从而影响切换时钟频率的提升。因此，需要采用新的架构来解决此问题。

发明内容

本申请针对现有技术中存在的时钟切换电路对于切换的时钟源频率有限制的问题，提供了一种新的设计方案，该方案摒弃了传统基于同一时钟上升和下降沿采样的设计方法，提出了一种只基于时钟上升沿采样的切换方法。

本发明由以下技术方案实现：

一种高频时钟无缝切换电路，包括两个时钟域电路；其特征在于，还包括：两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF，与门的输出连接第一个DFF的D端；两个时钟域电路各自倒数第二个DFF的Q端连接各自最后一个DFF的D端及相应一个门控单元的一个输入；第一时钟分别连接第一时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；第二时钟分别连接第二时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；两个门控单元的输出连接二输入或门的两个输入，二输入或门的输出端作为整个高频时钟无缝切换电路的输出；第一时钟域电路的与门接入select信号及第二时钟域电路最后一个DFF的QN端信号，第二时钟域电路的与门接入select信号经非门后的反信号及第一时钟域电路最后一个DFF的QN端信号。

作为具体的技术方案，所述两个时钟域电路均包括四个级联的DFF。

一种基于上述高频时钟无缝切换电路的切换方法，其特征在于，包括：将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作，然后用第一时钟连续采样至少三拍输出；将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作，然后用第二时钟连续采样至少三拍输出；将第一时钟域的倒数第二个DFF的Q端输出和第一时钟送到一个门控单元中做门控，得到时钟信号clk1_gate，以及将第二时钟域的倒数第二个DFF的Q端输出和第二时钟送到另一个门控单元中做门控，得到时钟信号clk0_gate；将clk0_gate信号和clk1_gate信号做或操作，得到最终的输出时钟out_clk。

作为具体的技术方案，所述将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作后，用第一时钟连续采样四拍输出；所述将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作后，用第二时钟连续采样四拍输出。

本发明的有益效果在于：

(1)摒弃了传统的采用时钟上升下降沿采样进行时钟无缝切换的设计思想，提出一种新的只采用时钟单沿和采用门控单元的设计方案，电路结构简单；(2)该方案对切换的时钟源频率没有限制；(3)该方案在时钟源进行切换的时候将时钟拉低，没有任何毛刺产生，安全可靠；(4)该方案有利于后端PR(后端布局布线)实现，不需要额外增加任何约束。

附图说明

图1为一种现有的时钟无缝切换电路的构成图。

图2为图1所示时钟无缝切换电路的时序图。

图3为发明实施例提供的高速时钟无缝切换电路的构成图。

图4为发明实施例提供的高速时钟无缝切换电路的时序图。

具体实施方式

如图3所示，本实施例提供的高频时钟无缝切换电路包括五个部分：clk1时钟域电路P1、clk0时钟域电路P2、门控单元P3(图中“LATCH cell”)、门控单元P4(图中“LATCHcell”)及二输入或门P5及非门。

其中，clk1时钟域电路P1包括一个与门和四个DFF，其与门的输出连接第一个DFF的D端，第一个DFF的Q端连接第二个DFF的D端，第二个DFF的Q端连接第三个DFF的D端，第三个DFF的Q端连接第四个DFF的D端及门控单元P3的一个输入；clk1时钟分别连接四个DFF的CK端及门控单元P3的另一个输入。clk0时钟域电路P2同样包括一个与门和四个DFF，其与门的输出连接第一个DFF的D端，第一个DFF的Q端连接第二个DFF的D端，第二个DFF的Q端连接第三个DFF的D端，第三个DFF的Q端连接第四个DFF的D端及门控单元P4的一个输入；clk0时钟分别连接四个DFF的CK端及门控单元P4的另一个输入。

ck1时钟域电路P1的与门的两个输入分别接select信号和来自clk0时钟域电路P2的第四个DFF输出信号QN3，ck0时钟域电路P2的与门的两个输入分别接select信号经非门后的信号和来自clk0时钟域电路P2的第四个DFF输出信号QN3。门控单元P3的输出和门控单元P4的输出连接二输入或门P5的两个输入，二输入或门P5的输出端作为整个高频时钟无缝切换电路的输出。

上述高频时钟无缝切换电路的工作原理说明如下：

第一部分的clk1时钟域电路P1，当select信号为1时选择将clk1gating打开的工作。具体为：将select信号与来自clk0时钟域电路P2的第四个DFF输出信号QN3做与操作，然后用clk1时钟连续采样4拍输出。

第二部分的clk0时钟域电路P2，当select信号为0的时候选择将clk0gating打开。具体为：将select信号取反，与来自clk1时钟域电路P1的第四个DFF输出信号QN3做与操作，然后用clk0时钟连续采样四拍输出。

第三部分和第四部分，将clk1时钟域的第三个DFF输出Q2和clk1时钟送到一个LATCH cell中做gating，得到时钟信号clk1_gate，以及将clk0时钟域的第三个DFF输出Q2和clk0时钟送到另一个LATCH cell中做gating，得到时钟信号clk0_gate。

第五部分的二输入或门，将clk0_gate信号和clk1_gate信号做或操作，得到最终的输出时钟out_clk。

结合图3和图4所示，select信号初始为0，clk0时钟域的4个DFF的复位值全部为1，clk1时钟域的4个DFF的复位值全部为0，此电路默认选出时钟为clk0。图4画出了当select信号由0变成1的时候，选出时钟的变化。

从图4中可以看到，select信号从0变1后，经过一个反相器(非门)后变成低电平，与clk1时钟域来的QN3信号做与操作，然后clk0时钟采样3拍，得到低电平，然后进入LATCHcell。此时LATCH cell输出的clk0_gate信号变成低电平。经过第4个DFF后，clk0时钟域输出的QN3信号变成高电平，送回给clk1时钟域，与select信号做与操作，然后经clk1时钟采样3拍，得到高电平，送到LATCH cell。此时LATCH cell输出的clk1_gate信号就为clk1时钟。由于此时clk0_gate信号为0，所以，clk1时钟就选出到了out_clk信号线上。

从图4中我们可以注意到，out_clk信号从时钟clk0变化到clk1，中间有一段时间是低电平，称为时钟停止时间。实际上，在这个时钟停止时间内，经过LATCH cell的clk0和clk1都是被gating住的，这个时间也是时钟无缝切换周期。由于LATCH cell属于代工厂定义的标准cell单元，这个门控单元的时序信息直接决定了被gating的时钟频率高低。

以上可知，由于电路中只采用了时钟上升沿没有使用时钟下降沿，同时采用了门控单元，使本方案不存在如背景技术所述的对切换的时钟频率有限制的缺点。同时，由于在切换的过程中存在一个时钟停止时间，对于后端PR(后端布局布线)实现来说，不需要对切换时钟进行data check，即PR实现的时候不需要增加任何约束条件，对于后端的流程没有增加任何难度，有利于时钟切换电路的实现。

以上所述实施例仅表达了本申请的几种典型实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对本领域的技术人员来说，在不脱离本申请的构思前提下，所做出的若干等效变形或改进，都属于本申请的揭露的范围。例如，本实施例采用两个时钟域的Q2信号作为门控使能信号，在具体实施中，也可以采用Q1信号作为门控使能信号，不同之处在于会对时钟停止时间的长短有影响；当然，也可以通过增减后续的寄存器级数来加长或缩短这个时钟停止时间。

Claims

1.一种高频时钟无缝切换电路，包括两个时钟域电路；其特征在于，还包括：两个门控单元、一个二输入或门及一个非门；两个时钟域电路均包括一个与门和至少三个级联的DFF，与门的输出连接第一个DFF的D端；两个时钟域电路各自倒数第二个DFF的Q端连接各自最后一个DFF的D端及相应一个门控单元的一个输入；第一时钟分别连接第一时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；第二时钟分别连接第二时钟域电路的至少三个DFF的CK端及相应门控单元的另一个输入；两个门控单元的输出连接二输入或门的两个输入，二输入或门的输出端作为整个高频时钟无缝切换电路的输出；第一时钟域电路的与门接入select信号及第二时钟域电路最后一个DFF的QN端信号，第二时钟域电路的与门接入select信号经非门后的反信号及第一时钟域电路最后一个DFF的QN端信号。

2.根据权利要求1所述的高频时钟无缝切换电路，其特征在于，所述两个时钟域电路均包括四个级联的DFF。

3.一种基于权利要求1所述高频时钟无缝切换电路的切换方法，其特征在于，包括：将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作，然后用第一时钟连续采样至少三拍输出；将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作，然后用第二时钟连续采样至少三拍输出；将第一时钟域的倒数第二个DFF的Q端输出和第一时钟送到一个门控单元中做门控，得到时钟信号clk1_gate，以及将第二时钟域的倒数第二个DFF的Q端输出和第二时钟送到另一个门控单元中做门控，得到时钟信号clk0_gate；将clk0_gate信号和clk1_gate信号做或操作，得到最终的输出时钟out_clk。

4.根据权利要求3所述的切换方法，其特征在于，所述将select信号与来自第二时钟域的最后一个DFF的QN输出信号做与操作后，用第一时钟连续采样四拍输出；所述将select信号取反，与来自第一时钟域的最后一个DFF的QN输出信号做与操作后，用第二时钟连续采样四拍输出。