CN106330178A - 数字延时锁相环及控制数字延时锁相环的方法 - Google Patents

Abstract

本发明实施例提供一种数字延时锁相环及控制数字延时锁相环的方法，该数字延时锁相环包括：控制器和数字控制延时链，该数字控制延时链包括至少两个延时单元；该控制器，用于根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；该延时单元的用于输入该第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，该第二控制码由该第一控制码确定，该第一控制码与该第二控制码用于控制各该延时单元的开与关；该延时组件，用于在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。本实施例可以有效消除毛刺。

Description

数字延时锁相环及控制数字延时锁相环的方法

技术领域

本发明实施例涉及电子技术领域，尤其涉及一种数字延时锁相环及控制数字延时锁相环的方法。

背景技术

高速、并行的芯片间的通信系统中，为了实现各个信道间的时钟同步，抑制时钟信号偏移的影响，完成可靠的数据采样，需要通过数字延时锁相环使经过数字控制延时链延时时钟信号的相位能和参考时钟信号的相位相一致。

现有技术中，数字延时锁相环包括数字控制延时链、鉴相器、控制器。在具体实现过程中，输入的参考时钟信号经过数字控制延时链延时后得到延时时钟信号，将参考时钟信号和延时时钟信号送入鉴相器进行比较，确定参考时钟信号和延时时钟信号的相位关系以及加码、减码信息，并将该加码、减码信息发送给控制器。如果延时时钟信号的相位超前于参考时钟信号的相位，则控制器对数字控制码加码以控制延时链的延时；如果延时时钟信号的相位落后于参考时钟信号的相位，则控制器对数字控制码减码以控制延时链的延时，直到延时时钟信号的相位和参考时钟信号的相位相一致。

然而，现有技术提供的数字延时锁相环在数字控制码的切换过程中，非常容易产生毛刺，从而影响数字锁相环中的鉴相器的相位比较结果，造成延时时钟信号的相位和参考时钟信号的相位相差较大，影响系统数据采样结果的可靠性，严重时会造成数据采样错误，影响整个芯片系统的可靠性。

发明内容

本发明实施例提供一种数字延时锁相环及控制数字延时锁相环的方法，以避免毛刺的产生。

第一方面，本发明实施例提供一种数字延时锁相环，包括：控制器和数字控制延时链，所述数字控制延时链包括至少两个延时单元；其中

所述控制器，用于根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

所述延时单元的用于输入所述第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，所述第二控制码由所述第一控制码确定，所述第一控制码与所述第二控制码用于控制各所述延时单元的开与关；

所述延时组件，用于在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

第二方面，本发明实施例提供一种控制数字延时锁相环的方法，所述数字延时锁相环包括数字控制延时链，所述数字控制延时链包括至少两个延时单元，所述延时单元的用于输入所述第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，所述延时组件包括延时器与第一门电路，所述第一门电路的第一输入端上设置有所述延时器，所述方法包括：

根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，并根据所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出获取所述数字控制延时链的输出；

根据所述数字控制延时链的输出，生成新的第一控制码，根据所述新的第一控制码调节对应的数字延时单元的延时时间直到所述数字延时锁相环锁定。

本实施例提供的数字延时锁相环及控制数字延时锁相环的方法，该数字延时锁相环包括：控制器和数字控制延时链，数字控制延时链包括至少两个延时单元。在控制器用于根据加减码控制信息，生成第一控制码，以实现增加延时单元个数时，延时单元的用于输入第一控制码的输入端与用于输入第二控制码的输入端之间设置的延时组件，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，避免了毛刺的产生。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一所提供的数字延时锁相环的结构示意图；

图2A为本发明延时单元实施例一的结构示意图；

图2B为采用现有技术提供的数字延时锁相环时钟输出产生毛刺的波形图一；

图2C为采用本发明提供的数字延时锁相环时钟输出无毛刺的波形图一；

图3A为本发明延时单元实施例二的结构示意图；

图3B为采用现有技术提供的数字延时锁相环时钟输出产生毛刺的波形图二；

图3C为采用本发明提供的数字延时锁相环时钟输出无毛刺的波形图二；

图4为本发明控制数字延时锁相环的方法流程示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明实施例一所提供的数字延时锁相环的结构示意图。如图1所示，本实施例提供的数字延时锁相环包括控制器102和数字控制延时链101，该数字控制延时链101包括至少两个延时单元；其中

该控制器102，用于根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

该延时单元的用于输入该第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，该第二控制码由该第一控制码确定，该第一控制码与该第二控制码用于控制各该延时单元的开与关；

该延时组件，用于在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

在具体实现过程中，输入的参考时钟信号经过数字控制延时链延时后得到延时时钟信号，将参考时钟信号和延时时钟信号送入鉴相器103，鉴相器103根据接收到的参考时钟信号和数字控制延时链输出的延时时钟信号，得到参考时钟信号与延时时钟信号的相位差，根据该相位差，得到加减码控制信息，并将该加减码控制信息发送给控制器102。如果延时时钟信号的相位超前于参考时钟信号的相位，则控制器102根据加减码控制信息对各延时单元的第一控制码进行调整，以增加延时链的延时；如果延时时钟信号的相位落后于参考时钟信号的相位，则控制器102根据加减码控制信息对各延时单元的第一控制码进行调整，以减少延时链的延时，直到延时时钟信号的相位和参考时钟信号的相位相一致。

现有技术中，在延时单元增加以增加延时时间时，延时单元增加前的时钟通路较短，延时单元增加后的时钟通路较长，由于切换前的时钟通路与切换后的时钟通路所代表的延时时间不同，若延时单元由与非门电路搭建而成时，这种切换发生在参考时钟信号的高电平的半周期，就会在时钟输出端产生毛刺，若延时单元由或非门电路搭建而成，这种切换发生在参考时钟信号的低电平的半周期，就会在时钟输出端产生毛刺。

在本实施例中，延时组件在时钟通路中增加延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。具体地，在增加时钟通路中的延时单元个数后，数字控制延时链中用于形成时钟通路的延时单元的个数为N，N为大于等于2的整数，延时组件控制参考时钟信号在增加延时单元前的时钟通路中的输出延时N-1个延时单元的延时时间，从而与增加延时单元后的时钟通路中的输出同步，避免了毛刺的产生。

本实施例提供的数字延时锁相环，包括：控制器和数字控制延时链，数字控制延时链包括至少两个延时单元。在控制器用于根据加减码控制信息，生成第一控制码，以实现增加延时单元个数时，延时单元的用于输入第一控制码的输入端与用于输入第二控制码的输入端之间设置的延时组件，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，避免了毛刺的产生。

下面采用几个具体的实施例，对图1所示的延时单元的实施例的技术方案进行详细说明。在下述的图2A与图3A所示的实施例中，延时组件包括延时器与第一门电路，在增加时钟通路中的延时单元前，第一门电路用于根据第一门电路的第二输入端输入的第一控制码确定第二控制码；在增加时钟通路中的延时单元后，第一门电路用于根据第一门电路的第二输入端输入的第一控制码和延时器输入的第一控制码确定第二控制码，该延时器由偶数级反相器构成或由缓冲器级联构成。

图2A为本发明延时单元实施例一的结构示意图。如图2A所示，本实施例提供的延时单元由与非门搭建而成，该延时单元(此处以延时单元1为例进行说明)包括用于将该参考时钟信号传输至其它延时单元的第二与非门电路202、用于延时该参考时钟信号的第三与非门电路203以及用于将该延时时钟信号输出的第四与非门电路204；

在该第二与非门电路202的用于输入该第一控制码的输入端与该第三与非门电路203的用于输入该第二控制码的输入端之间设置有延时组件。

在具体实现过程中，CT<0>为第一控制码，CTB<0>为第二控制码，它们共同控制着延时单元1的开和关，CT<1>为第一控制码，CTB<1>为第二控制码，它们共同控制着延时单元2的开和关。例如，在CT<1>为低电平且CTB<1>为高电平的情况下，如果CT<0>为低电平0且CTB<0>为高电平1时，延时单元1关闭，即不需要增加延时单元2的延时，参考时钟信号输入后经A点后到达输出端，而如果CT<0>为高电平1且CTB<0>为低电平0时，延时单元1打开，时钟信号输入后经过C点、D点和B点后到达输出端，从而达到CT<0>和CTB<0>控制延时的目的，E点由于电路结构特点，在整个数字控制延时链中保持高电平。

在现有技术中，即在图2A所示的与非门电路中，延时单元中没有增加延时组件，CT<0>与CTB<0>的取值均由控制器决定，CT<0>与CTB<0>为一组差分信号，在参考时钟信号的高电平的半周期，CT<0>与CTB<0>跳变时，延时时钟信号的输出会产生毛刺。图2B为采用现有技术提供的数字延时锁相环时钟输出产生毛刺的波形图一。如图2B所示，CT<0>与CTB<0>的切换发生在参考时钟信号高电平的半周期，具体产生毛刺的过程如下：

21、切换前，CTB<0>为高电平1，参考时钟信号为高电平1，第三与非门电路203输出为低电平0；CT<0>为低电平0，参考时钟信号为高电平1，则第二与非门电路202输出为高电平1，CTB<1>为高电平1，则第三与非门电路206输出为低电平0，E为高电平1，则第四与非门电路207的输出端为高电平1，则第四与非门电路204的一个输入端为第四与非门电路207的输出高电平1，另一个输入端为第三与非门电路203的输出低电平0，则切换前输出的延时时钟信号为高电平1。

22、切换时，控制器向延时单元1下发新的第一控制码和第二控制码，CT<0>将变为高电平1，CTB<0>将变为低电平0，时钟通路由参考时钟信号输入->A点->输出延时时钟信号切换到参考时钟信号输入->C点->D点->E点->输出延时时钟信号；CTB<0>为低电平0，参考时钟信号为高电平1，第三与非门电路203输出为高电平1，此时，由于切换后的时钟通路(延时单元1+延时单元2)的传输时间长，第四与非门电路207的输出没有发生改变，依然为高电平1，则第四与非门电路204的一个输入端为第四与非门电路207的输出高电平1，另一个输入端为第三与非门电路203输出高电平1，则切换时，输出的延时时钟信号为0，产生毛刺。

23、切换后，延时单元2可以正常输出。CTB<0>为低电平0，参考时钟信号为高电平1，第三与非门电路203输出为高电平1，CT<0>为高电平1，参考时钟信号为高电平1，则第二与非门电路202输出为低电平0，CTB<1>为高电平1，则第三与非门电路206输出为高电平1，E为高电平1，则第四与非门电路207的输出为低电平0，则第四与非门电路204的一个输入端为第四与非门电路207的输出低电平0，另一个输入端为第三与非门电路203输出高电平1，则切换后，延时时钟信号为高电平1。

由此可知，在切换时，由于切换前的时钟通路与切换后的时钟通路所代表的延时时间不同，延时单元由与非门电路搭建而成时，这种切换发生在参考时钟信号的高电平的半周期，就会在时钟输出端产生毛刺。

本发明通过设置延时组件，可以避免产生毛刺。图2C为采用本发明提供的数字延时锁相环时钟输出无毛刺的波形图一。结合图2A和图2C，CT<0>与CTB<0>的跳变发生在参考时钟信号高电平的半周期，具体无毛刺的过程如下：

21'、切换前，CT<0>为低电平0，由于与非门电路中，若输入中至少有一个低电平0，则输出为高电平，由于CT<0>为低电平0，则第一与非门电路201在接收第一与非门电路的第二输入端输入的CT<0>后，不需要等延时器输入的第一控制码CT<0>，可直接输出高电平信号，此时CTB<0>为高电平1；

CTB<0>为高电平1，参考时钟信号为高电平1，第三与非门电路203输出为低电平0；CT<0>为低电平0，参考时钟信号为高电平1，则第二与非门电路202输出为高电平1，CTB<1>为高电平1，则第三与非门电路206输出为低电平0，E为高电平1，则第四与非门电路207的输出端为高电平1，则第四与非门电路204的一个输入端为第四与非门电路207的输出高电平1，另一个输入端为第三与非门电路203的输出低电平0，则切换前输出的延时时钟信号为高电平1。

22'、切换时，控制器根据加减码控制信息，实现增加延时单元个数的情况下，即增加延时单元2，则控制器向延时单元下发新的第一控制码，第一控制码CT<0>将变为高电平1，时钟通路由参考时钟信号输入->A点->输出延时时钟信号切换到参考时钟信号输入->C点->D点->E点->输出延时时钟信号；

在时钟通路切换过程中，此时的CT<0>为高电平1，由于与非门电路中，若输入中均为高电平1，则输出为低电平0，由于CT<0>为高电平1，则第一与非门电路201在接收第一与非门电路的第二输入端输入的CT<0>之后，还需要等待延时器205输入的CT<0>，在接收到延时器输入的CT<0>之后，才输出CTB<0>，此时CTB<0>为低电平0。如图2C所示，即控制第二控制码CTB<0>的下降沿产生时间晚于第一控制码CT<0>的上升沿产生时间，参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。此时，第三与非门控制电路的输入端为CTB<0>的低电平0以及参考时钟信号的高电平1，则第三与非门电路203的输出为高电平1。

在本实施例中，延时单元2正常输出，CT<0>为高电平1，参考时钟信号为高电平1，则第二与非门电路202输出为低电平0，CTB<1>为高电平1，则第三与非门电路206输出为高电平1，E为高电平1，则第四与非门电路207的输出端为低电平0，由于延时器205的延时，则第三与非门电路203与第四与非门电路207的输出同步，第四与非门电路204的一个输入端为第四与非门电路207的输出低电平0，另一个输入端为第三与非门电路203的输出高电平1，则切换时输出的延时时钟信号为高电平1，没有毛刺。

23'、切换后，CTB<0>为低电平0，参考时钟信号为高电平1，第三与非门电路203输出为高电平1，CT<0>为高电平1，参考时钟信号为高电平1，则第二与非门电路202输出为低电平0，CTB<1>为高电平1，则第三与非门电路206输出为高电平1，E为高电平1，则第四与非门电路207的输出端为低电平0，则第四与非门电路204的一个输入端为第四与非门电路207的输出低电平0，另一个输入端为第三与非门电路203输出高电平1，则切换后，延时时钟信号为高电平1。

由此可知，在延时单元由与非门电路搭建而成时，当切换发生在参考时钟信号的高电平的半周期，本实施例可以避免毛刺的产生。

图3A为本发明延时单元实施例二的结构示意图。如图3A所示，本实施例提供的延时单元由或非门搭建而成，该延时单元(此处以延时单元1为例进行说明)包括用于将该参考时钟信号传输至其它延时单元的第二或非门电路302、用于延时该参考时钟信号的第三或非门电路303以及用于将该延时时钟信号输出的第四或非门电路304；

在该第二或非门电路302的用于输入该第一控制码的输入端与该第三或非门电路303的用于输入该第二控制码的输入端之间设置有延时组件。

在具体实现过程中，CT<0>为第二控制码，CTB<0>为第一控制码，它们共同控制着延时单元1的开和关，CT<1>为第二控制码，CTB<1>为第一控制码，它们共同控制着延时单元2的开和闭。例如，在CT<1>为低电平且CTB<1>为高电平的情况下，如果CT<0>为低电平0且CTB<0>为高电平1时，延时单元1关闭，即不需要增加延时单元2的延时，参考时钟信号输入后经A点后到达输出端，而如果CT<0>为高电平1且CTB<0>为低电平0时，延时单元1打开，时钟信号输入后经过C点、D点和B点后到达输出端，从而达到CT<0>和CTB<0>控制延时的目的，E点由于电路结构特点，在整个数字控制延时链中保持低电平。

在现有技术中，即在图3A所述的或非门电路中，延时单元中没有增加延时组件，CT<0>与CTB<0>的取值均由控制器决定，CT<0>与CTB<0>为一组差分信号，在参考时钟信号的低电平的半周期，CT<0>与CTB<0>跳变时，延时时钟信号的输出会产生毛刺。图3B为采用现有技术提供的数字延时锁相环时钟输出产生毛刺的波形图二。如图3B所示，CT<0>与CTB<0>的切换发生在参考时钟信号低电平的半周期，具体产生毛刺的过程如下：

31、切换前，CT<0>为低电平0，参考时钟信号为低电平0，第三或非门电路303输出为高电平1；CTB<0>为高电平1，参考时钟信号为低电平0，则第二或非门电路302输出为低电平0，CT<1>为低电平0，则第三或非门电路306输出为高电平1，E为低电平0，则第四或非门电路307的输出端为低电平0，则第四或非门电路304的一个输入端为第四或非门电路307的输出低电平0，另一个输入端为第三或非门电路303的输出高电平1，则切换前输出的延时时钟信号为低电平0。

32、切换时，控制器向延时单元1下发新的第一控制码和第二控制码，CT<0>将变为高电平1，CTB<0>将变为低电平0，时钟通路由参考时钟信号输入->A点->输出延时时钟信号切换到参考时钟信号输入->C点->D点->E点->输出延时时钟信号；CT<0>为高电平1，参考时钟信号为低电平0，第三或非门电路303输出为低电平0，此时，由于切换后的时钟通路(延时单元1+延时单元2)的传输时间长，第四或非门电路307的输出没有发生改变，依然为低电平0，则第四或非门电路304的一个输入端为第四或非门电路307的输出低电平0，另一个输入端为第三或非门电路303输出低电平0，则切换时，输出的延时时钟信号为高电平1，产生毛刺。

33、切换后，延时单元2可以正常输出。CT<0>为高电平1，参考时钟信号为低电平0，第三或非门电路303输出为低电平0；CTB<0>为低电平0，参考时钟信号为低电平0，第二或非门电路302输出为高电平1，CT<1>为低电平0，则第三或非门电路306输出为低电平0，E为低电平0，则第四或非门电路307的输出端为高电平1，则第四或非门电路304的一个输入端为第四或非门电路307的输出高电平1，另一个输入端为第三或非门电路303输出低电平0，则切换后，延时时钟信号为低电平0。

由此可知，在切换时，由于切换前的时钟通路与切换后的时钟通路所代表的延时时间不同，延时单元由或非门电路搭建而成时，这种切换发生在参考时钟信号的低电平的半周期，就会在时钟输出端产生毛刺。

本发明通过设置延时组件，可以避免产生毛刺。图3C为采用本发明提供的数字延时锁相环时钟输出无毛刺的波形图二。结合图3A和图3C，CT<0>与CTB<0>的跳变发生在参考时钟信号低电平的半周期，具体无毛刺的过程如下：

31'、切换前，CTB<0>为高电平1，由于或非门电路中，若输入中至少有一个高电平1，则输出为低电平0，由于CTB<0>为高电平1，则第一或非门电路301在接收第一或非门电路的第二输入端输入的CTB<0>后，不需要等延时器输入的第一控制码CTB<0>，可直接输出低电平信号，此时CT<0>为低电平0；

CT<0>为低电平0，参考时钟信号为低电平0，第三或非门电路303输出为高电平1；CTB<0>为高电平1，参考时钟信号为低电平0，则第二或非门电路302输出为低电平0，CT<1>为低电平0，则第三或非门电路306输出为高电平1，E为低电平0，则第四或非门电路307的输出端为低电平0，则第四或非门电路304的一个输入端为第四或非门电路307的输出低电平0，另一个输入端为第三或非门电路303的输出高电平1，则切换前输出的延时时钟信号为低电平0。

32'、切换时，控制器根据加减码控制信息，实现增加延时单元个数的情况下，即增加延时单元2，则控制器向延时单元下发新的第一控制码，第一控制码CTB<0>将变为低电平0，时钟通路由参考时钟信号输入->A点->输出延时时钟信号切换到参考时钟信号输入->C点->D点->E点->输出延时时钟信号；

在时钟通路切换过程中，此时的CTB<0>为低电平0，由于或非门电路中，若输入中均为低电平0，则输出为高电平1，由于CTB<0>为低电平0，则第一或非门电路301在接收第一或非门电路的第二输入端输入的CTB<0>之后，还需要等待延时器305输入的CTB<0>，在接收到延时器输入的CTB<0>之后，才输出CT<0>，此时CT<0>为高电平1。如图3C所示，即控制第二控制码CT<0>的上升沿产生时间晚于第一控制码CTB<0>的下降沿产生时间，参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。此时，第三或非门控制电路303的输入端为CT<0>的高电平1以及参考时钟信号的低电平0，则第三或非门电路303的输出为低电平0。

在本实施例中，延时单元2正常输出，CTB<0>为低电平0，参考时钟信号为低电平0，则第二或非门电路302输出为高电平1，CT<1>为低电平0，则第三或非门电路306输出低电平0，E为低电平0，则第四或非门电路307的输出端为高电平1，由于延时器305的延时，则第三或非门电路303与第四或非门电路307的输出同步，第四或非门电路304的一个输入端为第四或非门电路307的输出高电平1，另一个输入端为第三或非门电路303的输出低电平0，则切换时输出的延时时钟信号为低电平0，没有毛刺。

33'、切换后，CT<0>为高电平1，参考时钟信号为低电平0，第三或非门电路303输出为低电平0，CTB<0>为低电平0，参考时钟信号为低电平0，则第二或非门电路302输出为高电平1，CT<1>为低电平0，则第三或非门电路306输出为低电平0，E为低电平0，则第四或非门电路307的输出端为高电平1，则第四或非门电路304的一个输入端为第四或非门电路307的输出高电平1，另一个输入端为第三或非门电路303输出低电平0，则切换后，延时时钟信号为低电平0。

由此可知，在延时单元由或非门电路搭建而成时，当切换发生在参考时钟信号的低电平的半周期，本实施例可以避免毛刺的产生。

图4为本发明控制数字延时锁相环的方法流程示意图。本实施例中涉及的数字延时锁相环包括数字控制延时链，该数字控制延时链包括至少两个延时单元，该延时单元的用于输入该第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，该延时组件包括延时器与第一门电路，该第一门电路的第一输入端上设置有该延时器，所述方法包括：

步骤401、根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

步骤402、在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，并根据所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出获取所述数字控制延时链的输出；

步骤403、根据所述数字控制延时链的输出，生成新的第一控制码，根据所述新的第一控制码调节对应的数字延时单元的延时时间直到所述数字延时锁相环锁定。

本实施例提供的控制数字延时锁相环的方法，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，避免了毛刺的产生。

在图4实施例的基础上，所述方法还包括：在增加延时单元前，根据所述第一门电路的第二输入端输入的所述第一控制码确定所述第二控制码；

在增加延时单元后，根据所述第一门电路的第二输入端输入的所述第一控制码和所述延时器输入的所述第一控制码确定所述第二控制码；

其中，所述第一控制码与所述第二控制码用于控制各所述延时单元的开与关。

进一步地，本实施例中的延时单元由与非门电路搭建而成，在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，包括：

在增加时钟通路中的延时单元个数后，控制所述第二控制码的下降沿产生时间晚于所述第一控制码的上升沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

本实施例中的延时单元由或非门电路搭建而成，所述在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，包括：

在增加时钟通路中的延时单元个数后，控制所述第二控制码的上升沿产生时间晚于所述第一控制码的下降沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

本实施例提供的方法，可通过上述实施例中涉及的数字延时锁相环实现，其实现原理和技术效果类似，本实施例此处不再赘述。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种数字延时锁相环，其特征在于，包括：控制器和数字控制延时链，所述数字控制延时链包括至少两个延时单元；其中

所述控制器，用于根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

所述延时单元的用于输入所述第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，所述第二控制码由所述第一控制码确定，所述第一控制码与所述第二控制码用于控制各所述延时单元的开与关；

所述延时组件，用于在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

2.根据权利要求1所述的数字延时锁相环，其特征在于，所述延时组件包括延时器与第一门电路，所述第一门电路的第一输入端上设置有所述延时器；

在增加延时单元前，所述第一门电路用于根据所述第一门电路的第二输入端输入的所述第一控制码确定所述第二控制码；

在增加延时单元后，所述第一门电路用于根据所述第一门电路的第二输入端输入的所述第一控制码和所述延时器输入的所述第一控制码确定所述第二控制码。

3.根据权利要求2所述的数字延时锁相环，其特征在于，所述延时单元包括用于将参考时钟信号传输至其它延时单元的第二门电路、用于延时所述参考时钟信号的第三门电路以及用于将延时时钟信号输出的第四门电路；

在所述第二门电路的用于输入所述第一控制码的输入端与所述第三门电路的用于输入所述第二控制码的输入端之间设置有所述延时组件。

4.根据权利要求3所述的数字延时锁相环，其特征在于，所述延时单元由与非门电路搭建而成，所述延时组件用于在增加时钟通路中的延时单元个数后，控制所述第二控制码的下降沿产生时间晚于所述第一控制码的上升沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

5.根据权利要求3所述的数字延时锁相环，其特征在于，所述延时单元由或非门电路搭建而成，所述延时组件用于在增加时钟通路中的延时单元个数后，控制所述第二控制码的上升沿产生时间晚于所述第一控制码的下降沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

6.根据权利要求3至5任一项所述的数字延时锁相环，其特征在于，在增加时钟通路中的延时单元个数后，所述数字控制延时链中用于形成时钟通路的延时单元的个数为N，所述N为大于等于2的整数，所述延时组件具体用于，控制参考时钟信号在增加延时单元前的时钟通路中的输出延时N-1个延时单元的延时时间，从而与所述增加延时单元后的时钟通路中的输出同步。

7.根据权利要求6所述的数字延时锁相环，其特征在于，所述延时器由偶数级反相器构成或由缓冲器级联构成。

8.根据权利要求7所述的数字延时锁相环，其特征在于，还包括：

鉴相器，用于根据接收到的所述参考时钟信号和所述数字控制延时链输出的所述延时时钟信号，得到所述参考时钟信号与所述延时时钟信号的相位差，根据所述相位差，得到加减码控制信息，并将所述加减码控制信息发送给所述控制器。

9.一种控制数字延时锁相环的方法，其特征在于，所述数字延时锁相环包括数字控制延时链，所述数字控制延时链包括至少两个延时单元，所述延时单元的用于输入所述第一控制码的输入端与用于输入第二控制码的输入端之间设置有延时组件，所述延时组件包括延时器与第一门电路，所述第一门电路的第一输入端上设置有所述延时器，所述方法包括：

根据加减码控制信息，生成第一控制码，以实现增减时钟通路中的延时单元个数；

在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，并根据所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出获取所述数字控制延时链的输出；

根据所述数字控制延时链的输出，生成新的第一控制码，根据所述新的第一控制码调节对应的数字延时单元的延时时间直到所述数字延时锁相环锁定。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：

在增加延时单元前，根据所述第一门电路的第二输入端输入的所述第一控制码确定所述第二控制码；

在增加延时单元后，根据所述第一门电路的第二输入端输入的所述第一控制码和所述延时器输入的所述第一控制码确定所述第二控制码；

其中，所述第一控制码与所述第二控制码用于控制各所述延时单元的开与关。

11.根据权利要求9或10所述的方法，其特征在于，所述延时单元由与非门电路搭建而成，所述在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，包括：

在增加时钟通路中的延时单元个数后，控制所述第二控制码的下降沿产生时间晚于所述第一控制码的上升沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。

12.根据权利要求9或10所述的方法，其特征在于，所述延时单元由或非门电路搭建而成，所述在增加时钟通路中的延时单元个数后，控制参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步，包括：

在增加时钟通路中的延时单元个数后，控制所述第二控制码的上升沿产生时间晚于所述第一控制码的下降沿产生时间，以使得所述参考时钟信号在增加延时单元前的时钟通路中的输出与增加延时单元后的时钟通路中的输出同步。