CN108761431A - 一种用于声纳系统测试的数字延时系统及其实现方法 - Google Patents

一种用于声纳系统测试的数字延时系统及其实现方法 Download PDF

Info

Publication number
CN108761431A
CN108761431A CN201810365376.0A CN201810365376A CN108761431A CN 108761431 A CN108761431 A CN 108761431A CN 201810365376 A CN201810365376 A CN 201810365376A CN 108761431 A CN108761431 A CN 108761431A
Authority
CN
China
Prior art keywords
delay
unit
clock
delay unit
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810365376.0A
Other languages
English (en)
Other versions
CN108761431B (zh
Inventor
朱芳
黄雄飞
魏娜
叶宝玉
徐佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangzhou Civil Aviation College
Original Assignee
Guangzhou Civil Aviation College
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Civil Aviation College filed Critical Guangzhou Civil Aviation College
Priority to CN201810365376.0A priority Critical patent/CN108761431B/zh
Publication of CN108761431A publication Critical patent/CN108761431A/zh
Application granted granted Critical
Publication of CN108761431B publication Critical patent/CN108761431B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
    • G01S7/52004—Means for monitoring or calibrating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)

Abstract

本发明公开了一种用于声纳系统测试的数字延时系统及其实现方法，系统包括第一延时单元、同步单元和第二延时单元；方法包括：根据第一延时值，通过第一延时单元将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；同步单元通过高频时钟对D/A时钟以及转化后的信号波形数据进行采样，并对高频时钟和采样结果进行同步处理；根据第二延时值，第二延时单元对同步处理的结果进行延时处理。相较于现有仅通过一个延时单元进行数字延时的方法，本发明采用两个延时单元进行两级延时，在保证延时量和延时精度的同时，还降低了对硬件资源的需求量，成本较低，可广泛应用于声纳系统测试技术领域。

Description

一种用于声纳系统测试的数字延时系统及其实现方法
技术领域
本发明涉及声纳系统测试技术领域，尤其是一种用于声纳系统测试的数字延时系统及其实现方法。
背景技术
声纳或鱼雷声自导向海水中发射声脉冲信号，然后接收目标反射回波，通过对回波的处理得到目标的方位、速度等参数。发射和接收方位的控制是通过发射或接收换能器基阵上信号的相位实现的，在对声纳和鱼雷声自导测试时就需要模拟目标的方位，因此需要模拟换能器基阵的各个阵元在接收不同方位目标信号时的相位差，也即各阵元信号间具有一定的相对延时。
国内外测试声纳和鱼雷声自导一般采用数字延时的方法，即从存储器或处理器输出的数据经过数字延时电路的延时处理后，产生多路信号形式相同但相位受控制的数字信号，输出的数字信号经过数模转换(D/A)后输出模拟信号，然后经过幅度等控制后最终耦合到声纳或鱼雷声自导的接收通道上，从而实现方位的模拟。
现有的数字延时电路一般是在FPGA等类的电子元件中为每一个通道设计一个数字延时模块，通过数字延时模块的组合实现系统的各通道的延时，这种数字延时模块采用FPGA系统自带的存储器等模块或采用VHDL语言编程定制，其一般具有信号输入、信号输出、时钟输入和延时值设置等接口。
但是，现有的数字延时电路一般只采用一个延时单元，而这种数字延时模块可设置的最大延时值决定了其对于硬件资源的需求量，例如：当延时精度要求高时，必须提高输入时钟的频率，而为了保证最大的延时量，还必须增加延时模块内的延时单元数量，从而提高了对系统硬件资源的需求。综上所述，现有的数字延时方法对硬件资源要求较高，特别是当延时精度较高，通道较多时，所需的资源则更高，带来了较高的元器件成本。
发明内容
为解决上述技术问题，本发明的目的在于：提供一种器件成本低的，用于声纳系统测试的数字延时系统及其实现方法。
本发明所采取的第一技术方案是：
一种用于声纳系统测试的数字延时系统，包括：
第一延时单元，用于根据第一延时值，将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元，用于通过高频时钟对同步单元的输入信号进行采样，并对高频时钟和采样结果进行同步处理，所述同步单元的输入信号包括第一延时单元的输出信号以及D/A时钟；
第二延时单元，用于根据第二延时值，对第二延时单元的输入信号进行延时处理，所述第二延时单元的输入信号包括同步单元的输出信号以及D/A时钟；
所述第一延时单元的输出端连接同步单元的输入端，所述同步单元的输出端连接第二延时单元的输入端。
进一步，所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
进一步，还包括：
存储器，用于将原始信号波形数据输出至第一延时单元；
处理器，用于设置第一延时单元的第一延时值和第二延时单元的第二延时值；
所述存储器的输出端连接第一延时单元的输入端，所述处理器的输出端分别连接第一延时单元的输入端和第二延时单元的输入端。
进一步，还包括：
D/A电路，用于接收第二延时单元输出的D/A时钟以及经过延时处理的信号波形数据；
所述D/A电路的输入端连接第二延时单元的输出端。
进一步，所述第一延时单元和第二延时单元均采用双端口RAM或FIFO存储器来实现。
进一步，所述同步单元采用D触发器或锁存器来实现。
本发明所采取的第二技术方案是：
一种用于声纳系统测试的数字延时系统的实现方法，包括以下步骤：
根据第一延时值，通过第一延时单元将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元通过高频时钟对D/A时钟以及转化后的信号波形数据进行采样，并对高频时钟和采样结果进行同步处理；
根据第二延时值，第二延时单元对同步处理的结果进行延时处理。
进一步，所述第一延时值N1的计算公式为：N1＝round(T×Fs)，其中，T表示延时时间，Fs表示第一延时单元的延时时钟，round()代表取整运算。
进一步，所述第二延时值N2的计算公式为：N2＝round[(T-round(T×Fs)/Fs)×Fg]，其中，T表示延时时间，round()代表取整运算，Fs表示第一延时单元的延时时钟，Fg表示第二延时单元的延时时钟。
进一步，所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
本发明的有益效果是：本发明首先通过第一延时单元将输入的信号波形数据转化成带有相应数量时钟延时的信号波形数据，然后通过同步单元对高频时钟和采样结果进行同步处理，最后通过第二延时单元对同步处理的结果进行延时处理，相较于现有仅通过一个延时单元进行数字延时的方法，本发明采用两个延时单元进行两级延时，在保证延时量和延时精度的同时，还降低了对硬件资源的需求量，成本较低。
附图说明
图1为本发明一种用于声纳系统测试的数字延时系统的整体结构框图；
图2为本发明一种用于声纳系统测试的数字延时系统的实现方法的步骤流程图；
图3为本发明的具体实施例中数字延时方法的信号流向示意图。
具体实施方式
下面结合说明书附图和具体实施例对本发明作进一步解释和说明。对于本发明实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
参照图1，本发明一种用于声纳系统测试的数字延时系统，包括：
第一延时单元，用于根据第一延时值，将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元，用于通过高频时钟对同步单元的输入信号进行采样，并对高频时钟和采样结果进行同步处理，所述同步单元的输入信号包括第一延时单元的输出信号以及D/A时钟；
第二延时单元，用于根据第二延时值，对第二延时单元的输入信号进行延时处理，所述第二延时单元的输入信号包括同步单元的输出信号以及D/A时钟；
所述第一延时单元的输出端连接同步单元的输入端，所述同步单元的输出端连接第二延时单元的输入端。
进一步作为优选的实施方式，所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
其中，延时单元必须在一定的时钟输入下才能工作，延时单元的延时量是以延时时钟的个数来衡量的，现有的延时单元的延时时钟均为高频时钟，其无法实现大尺度范围的时延；而本发明的第一延时单元的延时时钟为D/A时钟，D/A时钟的频率较低，周期较大，可以实现较大尺度的时延，第二延时单元的延时时钟为高频时钟，高频时钟的频率较高，周期较小，可以实现较小尺度的时延，并能保证最终输出信号与延时时钟的高度同步性，通过第一延时单元和第二延时单元的组合，可以同时实现大范围以及高精度的时延。
另外，第一延时单元的延时时钟还可采用存储器的读时钟，而不管是存储器的读时钟还是D/A时钟，其均能保证延时信号的完整性，不会出现传统的数字延时方法带来的毛刺等现象。
参照图1，进一步作为优选的实施方式，还包括：
存储器，用于将原始信号波形数据输出至第一延时单元；
处理器，用于设置第一延时单元的第一延时值和第二延时单元的第二延时值；
所述存储器的输出端连接第一延时单元的输入端，所述处理器的输出端分别连接第一延时单元的输入端和第二延时单元的输入端。
参照图1，进一步作为优选的实施方式，还包括：
D/A电路，用于接收第二延时单元输出的D/A时钟以及经过延时处理的信号波形数据；
所述D/A电路的输入端连接第二延时单元的输出端。
进一步作为优选的实施方式，所述第一延时单元和第二延时单元均采用双端口RAM或FIFO存储器来实现。
进一步作为优选的实施方式，所述同步单元采用D触发器或锁存器来实现。
其中，第一延时单元、同步单元以及第二延时单元均还可以通过硬件描述语言在FPGA中进行定制。
参照图2，本发明一种用于声纳系统测试的数字延时系统的实现方法，包括以下步骤：
根据第一延时值，通过第一延时单元将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元通过高频时钟对D/A时钟以及转化后的信号波形数据进行采样，并对高频时钟和采样结果进行同步处理；
根据第二延时值，第二延时单元对同步处理的结果进行延时处理。
进一步作为优选的实施方式，所述第一延时值N1的计算公式为：N1＝round(T×Fs)，其中，T表示延时时间，Fs表示第一延时单元的延时时钟，round()代表取整运算。
进一步作为优选的实施方式，所述第二延时值N2的计算公式为：N2＝round[(T-round(T×Fs)/Fs)×Fg]，其中，T表示延时时间，round()代表取整运算，Fs表示第一延时单元的延时时钟，Fg表示第二延时单元的延时时钟。
进一步作为优选的实施方式，所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
本发明一种用于声纳系统测试的数字延时方法的具体工作过程如下：
S1、处理器对第一延时单元的第一延时值和第二延时单元的第二延时值进行设置；
S2、根据第一延时值，通过第一延时单元将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
其中，所述步骤S2中，第一延时单元的最大第一延时值(即设置的最大延时时钟数量)是由声纳系统测试所需最大延时时间Ty和D/A时钟Fs确定的，计算方法为N1Max＝round(Ty×Fs)；在实际应用中，所述的第一延时值(即设置的延时时钟数量)则由声纳系统测试所需的延时时间T和第一延时单元的延时时钟Fs确定，计算方法为N1＝round(T×Fs)，第一延时单元输出的信号波形数据相对于存储器输出的信号波形数据的延时为N1/Fs。
S3、同步单元通过高频时钟对D/A时钟以及转化后的信号波形数据进行采样，并对高频时钟和采样结果进行同步处理；
参照图3，步骤S3具体为：同步单元通过高频时钟对接收到的第一延时单元的输出信号以及D/A时钟进行采样，经过同步处理后，使得系统的信号波形数据与高频时钟同步。
S4、根据第二延时值，第二延时单元对同步处理的结果进行延时处理；
其中，所述步骤S4中，第二延时单元的延时时钟频率Fg由延时精度Tg决定，其计算公式为Fg＝1/Tg；第二延时单元的最大延时值(即设置的最大延时时钟数量)由延时时钟频率Fg和D/A时钟Fs确定，其计算方法为N2Max＝round(Fg/Fs)；第二延时单元的第二延时值(即设置延时时钟数量)由声纳测试系统所需的延时时间T、第一延时值和第二延时单元的延时时钟Fg确定，其计算方法为N2＝round[(T-round(T×Fs)/Fs)×Fg]。
S5、将第二延时单元处理后的经过延时的信号波形数据输出至D/A电路的数据输入端口，将第二延时单元处理后的D/A时钟输出至D/A电路时钟端口。
本发明的数字延时系统的实现方法所需的最大延时值N(即最大延时时钟数量)约为N＝Ty×Fs+Fg/Fs；而现有的数字延时方法由于仅采用了一个基于高频时钟的延时单元，该方法所需的最大延时时钟数量Nc约为Nc＝Ty×Fg，由于Fg远大于Fs，因此Nc远大于N。例如，假设声纳测试系统的最大延时时间Ty＝100uS，Fs＝0.5MHz，Fg＝10MHz，可以计算得到N＝70，Nc＝1000，Nc远大于N。由于实现延时所需的系统资源与最大延时值即最大延时时钟数量成正比，因此在延时精度和最大延时时间相同的情况下，采用本发明所述的方法相对传统方法能节省系统资源；再者，采用声纳系统进行测试时，延时通道数一般与声纳换能器基阵阵元数量一致，因此，延时通道越多的延时系统，就能够节省更多的系统资源；另外，可以根据各延时通道的延时数量关系将其中一些通道的第一延时单元输出作为其它延时通道第一延时单元的输入，从而减少这些延时通道的第一延时单元的最大延时值，进一步减少了对FPGA系统资源的需求量。
以上是对本发明的较佳实施进行了具体说明，但本发明并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种用于声纳系统测试的数字延时系统，其特征在于：包括：
第一延时单元，用于根据第一延时值，将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元，用于通过高频时钟对同步单元的输入信号进行采样，并对高频时钟和采样结果进行同步处理，所述同步单元的输入信号包括第一延时单元的输出信号以及D/A时钟；
第二延时单元，用于根据第二延时值，对第二延时单元的输入信号进行延时处理，所述第二延时单元的输入信号包括同步单元的输出信号以及D/A时钟；
所述第一延时单元的输出端连接同步单元的输入端，所述同步单元的输出端连接第二延时单元的输入端。
2.根据权利要求1所述的一种用于声纳系统测试的数字延时系统，其特征在于：所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
3.根据权利要求1所述的一种用于声纳系统测试的数字延时系统，其特征在于：还包括：
存储器，用于将原始信号波形数据输出至第一延时单元；
处理器，用于设置第一延时单元的第一延时值和第二延时单元的第二延时值；
所述存储器的输出端连接第一延时单元的输入端，所述处理器的输出端分别连接第一延时单元的输入端和第二延时单元的输入端。
4.根据权利要求1所述的一种用于声纳系统测试的数字延时系统，其特征在于：还包括：
D/A电路，用于接收第二延时单元输出的D/A时钟以及经过延时处理的信号波形数据；
所述D/A电路的输入端连接第二延时单元的输出端。
5.根据权利要求1所述的一种用于声纳系统测试的数字延时系统，其特征在于：所述第一延时单元和第二延时单元均采用双端口RAM或FIFO存储器来实现。
6.根据权利要求1所述的一种用于声纳系统测试的数字延时系统，其特征在于：所述同步单元采用D触发器或锁存器来实现。
7.一种用于声纳系统测试的数字延时系统的实现方法，其特征在于：包括以下步骤：
根据第一延时值，通过第一延时单元将原始信号波形数据转化成带有相应数量时钟延时的信号波形数据；
同步单元通过高频时钟对D/A时钟以及转化后的信号波形数据进行采样，并对高频时钟和采样结果进行同步处理；
根据第二延时值，第二延时单元对同步处理的结果进行延时处理。
8.根据权利要求7所述的一种用于声纳系统测试的数字延时系统的实现方法，其特征在于：所述第一延时值N1的计算公式为：N1＝round(T×Fs)，其中，T表示延时时间，Fs表示第一延时单元的延时时钟，round()代表取整运算。
9.根据权利要求7所述的一种用于声纳系统测试的数字延时系统的实现方法，其特征在于：所述第二延时值N2的计算公式为：N2＝round[(T-round(T×Fs)/Fs)×Fg]，其中，T表示延时时间，round()代表取整运算，Fs表示第一延时单元的延时时钟，Fg表示第二延时单元的延时时钟。
10.根据权利要求7所述的一种用于声纳系统测试的数字延时系统的实现方法，其特征在于：所述第一延时单元的延时时钟为D/A时钟，所述第二延时单元的延时时钟为高频时钟。
CN201810365376.0A 2018-04-20 2018-04-20 一种用于声纳系统测试的数字延时系统及其实现方法 Active CN108761431B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810365376.0A CN108761431B (zh) 2018-04-20 2018-04-20 一种用于声纳系统测试的数字延时系统及其实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810365376.0A CN108761431B (zh) 2018-04-20 2018-04-20 一种用于声纳系统测试的数字延时系统及其实现方法

Publications (2)

Publication Number Publication Date
CN108761431A true CN108761431A (zh) 2018-11-06
CN108761431B CN108761431B (zh) 2022-02-11

Family

ID=64011467

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810365376.0A Active CN108761431B (zh) 2018-04-20 2018-04-20 一种用于声纳系统测试的数字延时系统及其实现方法

Country Status (1)

Country Link
CN (1) CN108761431B (zh)

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4168502A (en) * 1978-03-15 1979-09-18 Westinghouse Electric Corp. Digitally controlled signal simulator
JPH01503412A (ja) * 1987-05-21 1989-11-16 ヒユーズ・エアクラフト・カンパニー デジタル式ビーム形成器の操向誤差を減少させるための遅延量子化技術
US5777501A (en) * 1996-04-29 1998-07-07 Mosaid Technologies Incorporated Digital delay line for a reduced jitter digital delay lock loop
EP1255355A1 (en) * 2001-04-26 2002-11-06 Texas Instruments Incorporated System and method for time dithering a digitally-controlled oscillator tuning input
US6721358B1 (en) * 1999-09-01 2004-04-13 The United States Of America As Represented By The Secretary Of The Navy Signal synthesizer and method therefor
CN101326724A (zh) * 2005-12-06 2008-12-17 Nxp股份有限公司 Sigma Delta型模数转换器
CN101561483A (zh) * 2009-05-21 2009-10-21 北京华龙通科技有限公司 基于时钟倍频提高北斗卫星信号捕获速度的芯片设计方法
CN101783665A (zh) * 2009-12-31 2010-07-21 广东正业科技股份有限公司 一种可编程步进延时时基和采样系统
CN101834715A (zh) * 2010-04-26 2010-09-15 华为技术有限公司 一种数据处理方法及数据处理系统以及数据处理装置
CN201894848U (zh) * 2010-10-13 2011-07-13 广州民航职业技术学院 航模与电玩多用途控制器
CN103825607A (zh) * 2014-03-06 2014-05-28 龙芯中科技术有限公司 数字延时锁相环和调节数字延时锁相环的方法
CN104333365A (zh) * 2014-10-11 2015-02-04 东南大学 一种三段式时间数字转换电路
CN104702249A (zh) * 2013-12-10 2015-06-10 苏州普源精电科技有限公司 一种具有猝发同步功能的信号发生器
CN106330178A (zh) * 2015-07-02 2017-01-11 龙芯中科技术有限公司 数字延时锁相环及控制数字延时锁相环的方法
CN106533401A (zh) * 2016-11-08 2017-03-22 合肥工业大学 一种基于fpga的同步分段延时链的dpwm模块
CN107872221A (zh) * 2016-09-26 2018-04-03 深圳市中兴微电子技术有限公司 一种全相位数字延迟锁相环装置及工作方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4168502A (en) * 1978-03-15 1979-09-18 Westinghouse Electric Corp. Digitally controlled signal simulator
JPH01503412A (ja) * 1987-05-21 1989-11-16 ヒユーズ・エアクラフト・カンパニー デジタル式ビーム形成器の操向誤差を減少させるための遅延量子化技術
US5777501A (en) * 1996-04-29 1998-07-07 Mosaid Technologies Incorporated Digital delay line for a reduced jitter digital delay lock loop
US6721358B1 (en) * 1999-09-01 2004-04-13 The United States Of America As Represented By The Secretary Of The Navy Signal synthesizer and method therefor
EP1255355A1 (en) * 2001-04-26 2002-11-06 Texas Instruments Incorporated System and method for time dithering a digitally-controlled oscillator tuning input
CN101326724A (zh) * 2005-12-06 2008-12-17 Nxp股份有限公司 Sigma Delta型模数转换器
CN101561483A (zh) * 2009-05-21 2009-10-21 北京华龙通科技有限公司 基于时钟倍频提高北斗卫星信号捕获速度的芯片设计方法
CN101783665A (zh) * 2009-12-31 2010-07-21 广东正业科技股份有限公司 一种可编程步进延时时基和采样系统
CN101834715A (zh) * 2010-04-26 2010-09-15 华为技术有限公司 一种数据处理方法及数据处理系统以及数据处理装置
CN201894848U (zh) * 2010-10-13 2011-07-13 广州民航职业技术学院 航模与电玩多用途控制器
CN104702249A (zh) * 2013-12-10 2015-06-10 苏州普源精电科技有限公司 一种具有猝发同步功能的信号发生器
CN103825607A (zh) * 2014-03-06 2014-05-28 龙芯中科技术有限公司 数字延时锁相环和调节数字延时锁相环的方法
CN104333365A (zh) * 2014-10-11 2015-02-04 东南大学 一种三段式时间数字转换电路
CN106330178A (zh) * 2015-07-02 2017-01-11 龙芯中科技术有限公司 数字延时锁相环及控制数字延时锁相环的方法
CN107872221A (zh) * 2016-09-26 2018-04-03 深圳市中兴微电子技术有限公司 一种全相位数字延迟锁相环装置及工作方法
CN106533401A (zh) * 2016-11-08 2017-03-22 合肥工业大学 一种基于fpga的同步分段延时链的dpwm模块

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
鲍晓宇: ""相控阵超声检测系统及其关键技术的研究"", 《中国优秀博硕士学位论文全文数据库（博士）工程科技||辑》 *

Also Published As

Publication number Publication date
CN108761431B (zh) 2022-02-11

Similar Documents

Publication Publication Date Title
CN109284247B (zh) 一种多fpga的多通道采集系统存储同步方法
CN102129269A (zh) 一种多通道同步信号发生器
CN110955179B (zh) 一种基于pci总线的双通道共享时钟触发调延装置
CN104297543A (zh) 一种具有通道同步功能的混合示波器
CN110658884B (zh) 一种基于fpga多通道信号发生器波形同步方法及系统
CN116203520A (zh) 一种基于多散射中心的任意目标模拟方法
CN108601080B (zh) 一种基于无线通信的时间同步信号传输方法和装置
CN106533593B (zh) 一种基于同步随机存储器的动态多径时延模拟装置及方法
CN114660523B (zh) 一种数字通道输出同步精度测量和校准方法
CN108761431A (zh) 一种用于声纳系统测试的数字延时系统及其实现方法
CN110658715B (zh) 一种基于抽头动态可调进位链细时间内插延时线的tdc电路
CN114113802A (zh) 测试电路、测试装置及其测试方法
CN116953495A (zh) 一种组合电路延迟测试方法及其系统
CN115936130A (zh) 基于fpga的多片dac脉冲输出同步与相位调节方法及系统
CN113885655A (zh) 一种信号同步器
CN111123222B (zh) 基于fpga的高速公路车辆多阵元雷达回波模拟器及实现方法
CN110046125B (zh) 一种同频连续串行数据同步方法及装置
CN113138424A (zh) 一种基于实时采样的探地雷达及其控制方法
US8489943B2 (en) Protocol sequence generator
Ayyildiz Flexible and resource efficient FPGA-based quad data rate memory interface design for high-speed data acquisition systems
CN101303710B (zh) 可编程逻辑器件的仿真控制方法及系统
CN104735824A (zh) 数据处理系统
Gupta et al. Data Capture via High Speed ADCs Using FPGA
Mingfei et al. Design of multi-channel high speed sampling data transmission and reception
CN112327693A (zh) 一种基于fpga多通道数据同步电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant