CN112327693A

CN112327693A - 一种基于fpga多通道数据同步电路

Info

Publication number: CN112327693A
Application number: CN202011206349.2A
Authority: CN
Inventors: 吴慧涛; 陈龙坤; 李洪涛
Original assignee: Nanjing University of Science and Technology
Current assignee: Nanjing University of Science and Technology
Priority date: 2020-11-02
Filing date: 2020-11-02
Publication date: 2021-02-05

Abstract

本发明公开了一种基于FPGA多通道数据同步电路。多通道数据同步电路由延迟电路、串并转换电路、比较电路组成。首先，电路输入的串行数据连接至延迟电路的输入端，延迟电路对数据进行一定时间的延迟，延迟电路的输出端与串并转换电路的输入端相连；其次，串并转换电路将输入的延迟数据转换为并行数据，串并转换电路的输出端连接至比较电路的输入端；最后，比较电路根据输入的并行数据计算各个通道的延迟信息，并输出延迟控制信号至延迟电路。延迟控制信号调整延迟电路中各个通道的延迟时间，同时输出同步数据。本发明可实现多通道数据同步，并基于FPGA设计实现，具有较强的通用性以及适用性。

Description

一种基于FPGA多通道数据同步电路

技术领域

本发明属于一种数据同步电路，特别是一种基于FPGA多通道数据同步电路。

背景技术

数据同步技术在现代数字信号中有着十分广泛的应用，随着数字信号处理技术的持续发展，在工业生产、科学研究众多领域都需要将研究对象数字化，因此数据同步技术越来越受到重视。在现代复杂系统中，工控领域、图像领域、雷达领域中对信号的同步性有很高的要求，并且往往需要对多个研究对象进行同步化处理，因此多通道数据同步技术越来越受到重视。

传统的设计一般采用单片机或者DSP来实现多通道采样，但是利用单片机或者DSP实现多通道采样很难有较高的采样率，并且采样同步性差，无法做到多通道同步性等缺点，同时在多通道扩展性方面也比较难以实现，从而限制了它的应用。

发明内容

本发明的目的在于提供一种数据同步电路，这种电路实现多通道数据同步，能够保证数据的同步性，具有较强的通用性以及适用性，适用于数字电路中的数据同步的需求。

实现本发明目的的技术解决方案为：由延迟电路、串并转换电路和比较电路组成；

多通道数据同步电路中包含延迟电路，延迟电路中包含延迟计算模块和若干个延迟模块。延迟计算模块通过输入的延迟控制信号调整各个通道当前延迟参数，延迟计算模块的输出包括延迟配置和延迟选择信号。延迟模块中包含可编程延迟单元、若干个触发器和选择器，延迟模块可以对输入信号进行延迟，并且可以根据延迟计算模块输入的延迟配置参数对可编程延迟单元进行配置。可编程延迟单元可以提供小数周期的延迟，触发器可以提供整数周期的延迟，延迟配置信号配置可编程延迟单元的延迟时间；延迟选择信号配置选择器，选择一路数据输出。这两个信号对延迟模块进行配置，使得延迟模块可以对数据进行任意时间的延迟，进而可以校准不同通道之间由于链路和FPGA内部走线的延时带来的延时误差。

串并转换电路包含若干个串并转换模块，串并转换模块由移位寄存器、数值比较器、FIFO存储器组成。各个数据通道均包含数据时钟信号、帧时钟信号和数据信号，帧时钟信号提供串行数据的帧信息，移位寄存器对帧时钟信号进行延时，并且输出并行数据。数值比较器根据移位寄存器输出的并行数据与预期数据做比较，判断并行数据是否对齐，对齐之后输出FIFO存储器写使能信号，将数据写入FIFO存储器中，FIFO存储器输出并行数据。

比较电路包含若干个相位计算模块、相位差计算模块和延迟计算模块。相位计算模块计算各个通道数据的相位信息，相位信息输出至相位差计算模块。相位差计算模块以第一个通道数据为基准，计算每个通道与第一个通道相位差，并将各通道相位差信息输出到延迟计算模块。延迟计算模块根据各个通道与第一个通道的相位差的大小计算对应的延迟时间，进而输出延迟控制信号至延迟电路。延迟电路根据延迟控制信号调整各个通道的延迟参数，最终使得各个通道数据同步。

本发明与现有技术相比，其显著优点：(1)本发明包含延迟控制信号，电路能够自动调节各个通道的延迟，使得电路能够适应不同的硬件平台，具有较高的适用性。

(2)使用FPGA设计实现多通道数据同步，通道数量具有可扩展性，用户可以通过自己的需要进行通道数的扩展，有较强的通用性。

附图说明

图1是多通道数据同步电路总体框图。

图2是延迟电路。

图3是延迟模块。

图4是串并转换电路。

图5是串并转换模块。

图6是串并转换时序图。

图7是移位寄存器电路。

图8是数值比较器电路。

图9是FIFO存储器电路。

图10是比较电路。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。

本发明基于FPGA多通道数据同步电路，由延迟电路、串并转换电路、比较电路组成，具体结构如图1所示。图1所示的多通道数据同步电路，首先输入信号为N个通道的串行数据，连接至延迟电路的输入端，延迟电路通过输入的延迟控制信号，实时调整当前的延迟参数，使得延迟模块改变当前各个通道的延迟时间，延迟电路的输出端连接至串并转换电路。串并转换电路将输入的串行数据转换为并行数据，串并转换电路输出端连接至比较电路。比较电路计算不同通道的延迟信息，最终输出延迟控制信号连接至延迟电路，同时输出同步后的数据，最终实现多通道数据的同步。本发明以图1所示电路为例，说明发明的具体实施方式，下面对各部分结构进行详细介绍：

延迟电路，如图2所示，包含延迟计算模块和延迟模块。延迟计算模块根据输入的延迟控制信号计算各个延迟模块的配置参数，并输出N组延迟参数送至N个延迟模块。延迟模块，如图3所示，包含一个可编程延迟单元和若干个触发器。以延迟模块工作200MHz的参数时钟下为例，可编程延迟单元提供小数周期的延迟，延迟精度约为78ps，延迟时间范围约为0～2418ps。触发器电路提供整数周期的延迟，每经过一个触发器延迟时间增加5ns，并可以级联多个触发器增加延迟时间。用户通过延迟选择可以配置选择器，选择某一路触发器的输出作为最终延迟的输出。假设电路需要延迟11.1ns，那么延迟配置参数为100ps，同时延迟选择信号选择第二个触发器的输出最为最终数据延迟输出。

串并转换电路包含若干个串并转换模块，如图4所示。串并转换模块由移位寄存器、数值比较器、FIFO存储器组成，如图5所示。串并转换电路将串行数据转换为并行数据，过程如图6所示，其中M代表并行数据位宽。若干个触发器构成移位寄存器，如图7所示，移位寄存器对输入的串行数据进行延迟，然后将并行数据输出至数值比较器，数值比较器如图8所示。以并行数据位宽为8为例，即M等于8，移位寄存器对帧时钟信号和串行数据进行采样，数值比较器将移位寄存器的输出与11110000进行对比，当数据对齐时，移位寄存器对帧时钟信号采样输出为11110000。当移位寄存器输出为11110000则输出对齐信号，判断数据对齐，此时FIFO存储器写使能为高，同时将数据写入FIFO存储器中，否者FIFO写使能为低电平，FIFO存储器如图9所示，FIFO存储器输出并行数据。

比较电路包含若干个相位计算模块、相位差计算模块、延迟计算模块，如图10所示。在校准过程中，N个通道输入相同的数据，并且数据以一定的周期重复。相位计算模块计算各个通道数据的相位信息，相位差计算模块以第一个通道为基准，计算每个通道与第一个通道相位差。延迟计算模块根据各个通道与第一个通道的相位差计算相应的延迟时间参数。以输入10Mhz的正弦波为例，周期为100ns，当通道2与通道1相位差40度时，那么通道2与通道1相差的时间为11.1ns，则延迟计算模块计算通道2的延迟控制信号为11.1ns。延迟模块根据延迟控制信号配置延迟参数，最终使得各个通道数据同步。

Claims

1.一种基于FPGA多通道数据同步电路，其特征在于：由延迟电路、串并转换电路、比较电路组成。首先延迟电路对N个通道的串行数据进行一定时间的延迟，并且延迟参数可以根据输入的延迟控制信号进行配置，延迟电路的输出端与串并转换电路的输入端相连。串并转换电路将串行数据转换为并行数据，串并转换电路输出端连接至比较电路。比较电路先计算各个通道的相位信息，接着计算通道之间的相位差，进而得到不同通道的数据延迟差，然后将各个通道的延迟差通过延迟控制信号连接至延迟电路。延迟电路调整对各个通道的延迟时间，并输出同步数据，实现多通道数据同步。

2.根据权利要求1所描述的基于FPGA多通道数据同步电路，其特征在于：延迟电路中包含延迟计算模块和若干个延迟模块，延迟计算模块通过输入的延迟控制信号调整当前各个通道延迟参数，延迟计算模块的输出端连接至延迟模块。延迟模块包含可编程延迟单元、若干个触发器和选择器。可编程延迟单元可以提供小数周期的延迟，触发器可以提供整数周期的延迟，选择器可以选择其中一个触发器输出作为延迟电路的输出。延迟电路可以调节FPGA内部走线延时和物理链路延时，进而校准不同通道之间的延时误差。

3.根据权利要求1所描述的基于FPGA多通道数据同步电路，其特征在于：串并转换电路包含若干个串并转换模块，串并转换模块由移位寄存器、数值比较器、FIFO存储器组成。串并转换电路将串行数据转换为并行数据，并且各个数据通道包含数据时钟信号、帧时钟信号和数据信号。帧时钟信号提供串行数据的帧信息，移位寄存器对帧时钟信号进行延时，数值比较器根据移位寄存器输出的数据做比较，并输出对齐信号判断数据是否对齐。数值比较器根据对齐信号输出FIFO存储器写使能信号，当写使能信号有效时，将数据写入FIFO存储器中，同时FIFO存储器输出并行数据。

4.根据权利要求1所描述的基于FPGA多通道数据同步电路，其特征在于：比较电路包含若干个相位计算模块、相位差计算模块、延迟计算模块。相位计算模块计算各个通道数据的相位信息，相位差计算模块以第一个通道为基准，计算每个通道与第一个通道相位差。延迟计算模块根据各个通道与第一个通道的相位差计算对应的延迟时间，并输出延迟控制信号至延迟电路。延迟电路根据延迟控制信号调整各个通道的延迟参数，最终使得各个通道数据同步。