CN206711081U - 一种基于同步技术的多通道高速串行数据采集系统 - Google Patents

Abstract

一种基于同步技术的多通道高速串行数据采集系统，包括前端调理模块、多通道高速串行模数转换器、LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块、外部缓存SDRAM和上位机；前端调理模块与多通道高速串行模数转换器连接后经LVDS接收模块与多级延时调整模块连接，多级延时调整模块的输出端与串并转换及缓存模块的输入端连接，各个串并转换及缓存模块连接数据打包模块后，分别经传输控制模块与外部缓存SDRAM连接，以及经传输控制模块、PCIe收发模块和上位机连接；传输控制模块同时还与多通道高速串行模数转换器、多级延时调整模块连接。本实用新型传输速率显著提升；集成度高、可靠性大大提升。

Description

一种基于同步技术的多通道高速串行数据采集系统

技术领域

本实用新型涉及多通道串行数据采集控制同步控制领域，具体涉及一种基于同步技术的多通道高速串行数据采集系统。

背景技术

实际高速串行数据采集系统设计中，首先在信号传输转换过程中，由于AD采样板上PCB走线和FPGA内部走线延时差异，导致时钟信号和数据信号的相位关系发生了变化，时钟信号无法采样到正确的数据(采样率较高的时候表现更为明显)。市场上常见的解决方案有两种：(1)多相位时钟采样：通过调用FPGA内部的PLL产生多路同频率不同相位的时钟，进行多相位时钟采样，选择一个最佳相位的时钟作为采样时钟。受限于PLL能够产生的相位的个数，不能大范围调整相位，分辨率低，不能应用高采样率系统。(2)使用时间延迟芯片控制多相位时钟采样，虽使用方便但价格昂贵，系统集成度不高，灵活性较差。

发明内容

本实用新型要解决的技术问题是，针对现有技术存在的上述不足，提供一种基于同步技术的多通道高速串行数据采集系统，传输速率有显著提升；基于PCIe构建片上系统可自动完成繁琐、容易出错的集成任务，开发简易、集成度高、可靠性大大提升。

本实用新型解决其技术问题所采用的技术方案是：

一种基于同步技术的多通道高速串行数据采集系统，包括前端调理模块、多通道高速串行模数转换器、LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块、外部缓存SDRAM和上位机；前端调理模块与多通道高速串行模数转换器的输入端连接，前端调理模块用于将模拟输入进行放大、差分转换，多通道高速串行模数转换器的输出端经LVDS接收模块与多级延时调整模块连接，多级延时调整模块的输出端与串并转换及缓存模块的输入端连接，各个串并转换及缓存模块的输出端连接数据打包模块；数据打包模块经传输控制模块与外部缓存SDRAM连接，以及经传输控制模块、PCIe收发模块和上位机连接；传输控制模块同时还与多通道高速串行模数转换器、多级延时调整模块连接。

按上述方案，所述多通道高速串行模数转换器采用ADS5282，ADS5282串行输出数据为单边沿SDR和双边沿DDR两种形式。

按上述方案，所述LVDS接收模块用于将多通道高速串行模数转换器输出的LVDS差分信号转换为单端信号。

按上述方案，所述多级延时调整模块由多级LCELL延时单元、数据选择器和延时控制寄存器组成，LCELL延时单元用于接收LVDS接收模块输出端的串行数据(单端信号)并对串行数据进行延时扫描，并输入至数据选择器的输入端，延时控制寄存器作为数据选择器的控制端，控制数据选择器选择最佳延时输出为串行延时数据输出。

按上述方案，所述串并转换及缓存模块由依次连接的位时钟采样单元、串行移位寄存器、帧时钟采样单元和FIFO组成，位时钟采样单元用于对多级延时调整模块输出的延时数据采样得到上升沿数据和下降沿数据，串行移位寄存器用于分别将上升沿数据和下降沿数据锁存并输入至帧时钟采样单元，帧时钟采样单元用于输出并行ADC采样数据并将数据缓存在FIFO中。

按上述方案，所述数据打包模块用于将FIFO中的数据读出后打包，并通过传输控制模块写入到外部缓存SDRAM中。

按上述方案，所述传输控制模块主要包括ADS5282寄存器配置模块、多级延时调整控制模块和PCIe数据交互模块，所述ADS5282寄存器配置模块用于通过SPI串行配置接口对多通道高速串行模数转换器内部的寄存器进行配置操作，包括复位、设置模拟输入阻抗、通道选择、通道增益控制、工作模式选择、时钟数据相位控制的配置；所述多级延时调整控制模块用于对多级延时调整模块进行反馈调整控制，控制多级延时调整模块的延时保证数据同步；所述PCIe数据交互模块用于实现多通道高速串行模数转换器与PCIe收发模块之间的数据交互。

按上述方案，所述PCIe收发模块采用PCI-Express 1.0a标准x1通道总线(用于作为上位机与FPGA端的通信链路，实现数据高速上传处理)。

本实用新型的工作原理：8通道模拟输入经前端调理模块的放大、差分转换送入ADS5282进行转换，ADS5282采样得到的数据用LVDS差分信号的电平标准传输到FPGA，经过LVDS接收模块的差分到单端的转换进入多级延时调整模块；FPGA要处理正确采样的串行数据，就需要通过串并转换及缓存模块对串行数据做并行化处理，利用串行移位寄存器实现串并转换，最后缓存在数据位宽度为12位，存储深度为128的异步FIFO中；FPGA将8个FIFO中的数据读出后通过数据打包模块按照一定的方式打包后由传输控制模块控制缓存到数据位宽为32位、总存储容量为128MByte的外部缓存的SDRAM中，一个数据包中含两个通道的通道号和相应通道的数据，同时再通过基于Qsys片上系统构架的PCIe收发模块将数据操作传输到上位机。

本实用新型的有益效果是：

1、在数据高速接收处理过程中，采用基于PCIe构建片上系统的解决方案，相较当前流行的USB、VME等总线，传输速率有显著提升；

2、对比于PCIe核单独调用或采用PCIe芯片开发，基于PCIe构建片上系统可自动完成繁琐、容易出错的集成任务，开发简易、集成度高、可靠性大大提升；

3、该多通道高速串行数据采集系统相对传统方式，灵活可拓展，且同步调节分辨率高，可应用与任何基于FPGA控制的高速数据采集系统。

附图说明

图1是本实用新型基于同步技术的多通道高速串行数据采集系统的整体结构框图；

图2是本实用新型ADS5282寄存器配置模块的串行数据理想状态下的DDR形式采样时序图；

图3是本实用新型FPGA内部多级延时调整模块结构图；

图4是本实用新型FPGA实现8通道数据串并转换结构图；

图5是本实用新型数据采集系统最终的数据格式图。

具体实施方式

以下结合附图及实施例，对本实用新型进行进一步详细说明。

参照图1所示，本实用新型所述的基于同步技术的多通道高速串行数据采集系统，包括前端调理模块、多通道高速串行模数转换器、LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块、外部缓存SDRAM和上位机(LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块构成整个FPGA内部结构)；前端调理模块与多通道高速串行模数转换器的输入端连接，前端调理模块用于将模拟输入进行放大、差分转换，多通道高速串行模数转换器的输出端经LVDS接收模块与多级延时调整模块连接，多级延时调整模块的输出端与串并转换及缓存模块的输入端连接，各个串并转换及缓存模块的输出端连接数据打包模块；数据打包模块经传输控制模块与外部缓存SDRAM连接，以及经传输控制模块、PCIe收发模块和上位机连接；传输控制模块同时还与多通道高速串行模数转换器、多级延时调整模块连接。

多通道高速串行模数转换器核心采用12位8通道串行的ADS5282，ADS5282是一款12bit串行可配置的A/D转换器，为用户提供了串行配置接口，ADS5282串行输出数据为单边沿SDR和双边沿DDR两种形式。图2是本实用新型ADS5282寄存器配置模块的串行数据理想状态下的DDR形式采样时序图，Clock Input是ADC的采样时钟，转换的串行数据在位时钟LCLK的上升沿和下降沿稳定，每一帧数据的第一位和帧时钟ADCLK的上升沿对齐。在本系统中，ADS5282的采样率为40MHz，双边沿传输模式下，单通道采样数据传输的串行速率为480Mbps。

LVDS接收模块用于将多通道高速串行模数转换器ADS5282输出的LVDS差分信号转换为单端信号(由于多通道高速串行模数转换器ADS5282输出到FPGA的信号为LVDS电平标准，FPGA接收端调用内部LVDS接收模块将LVDS差分信号转为单端信号送到下一级模块处理)。

实际电路中，由于多通道高速串行模数转换器(AD采样板)上PCB走线和FPGA内部走线路径延时不一样，ADC输出的串行数据和时钟相位发生了改变，时钟可能无法采样到正确的数据。为了解决上述问题，就需要在固件中对时钟信号或者数据信号进行延时调整，通过对数据进行延时调整改变时钟和数据的相位关系，可以找到最佳的采样点，得到正确的数据。本实施例多级延时调整模块如图3所示，多级延时调整模块由32级LCELL延时单元、32选1数据选择器和延时控制寄存器组成，32级LCELL延时单元用于接收LVDS接收模块输出端的串行数据(单端信号)并对串行数据进行延时扫描，并输入至32选1数据选择器的输入端，延时控制寄存器作为32选1数据选择器的控制端，控制32选1数据选择器选择最佳延时输出为串行延时数据输出。通过纯组合逻辑实现，多通道高速串行模数转换器转换的串行数据通过FPGA内部32级LCELL延时单元，将每一级LCELL延时单元的输出作为32选1数据选择器的输入，延时控制寄存器作为32选1数据选择器的控制端，32选1数据选择器的输出即为串行延时数据输出。实现自适应同步过程，首先对串行数据进行延时扫描，然后根据32级LCELL延时单元各反馈的数据结果分析，最后通过32选1数据选择器选择最佳延时输出。此高速串行数据采集系统同步自动校准过程集成度高，灵活可拓展，且同步调节分辨率高。

图4是本实用新型实施例FPGA实现8通道数据串并转换结构图，FPGA要处理正确采样的串行数据，就需要对串行数据做并行化处理，串并转换及缓存模块由依次连接的位时钟采样单元、串行移位寄存器、帧时钟采样单元和FIFO组成，利用串行移位寄存器可以很简单的实现串并转换，首先通过位时钟单元LCLK对多级延时调整模块输出的延时数据(DDR数据)采样得到上升沿数据和下降沿数据，串行移位寄存器分别将上升沿数据和下降沿数据锁存并输入至帧时钟采样单元ADCLK，帧时钟采样单元采样输出并行ADC采样数据，并将数据缓存在数据位宽度为12位，存储深度为128的异步FIFO中。

数据打包模块用于将8个FIFO中的数据读出后按照一定的方式打包，并通过传输控制模块写入到数据位宽为32位、总存储容量为128MByte的外部缓存SDRAM中。一个数据包中含两个通道的通道号和相应通道的数据。

传输控制模块主要包括ADS5282寄存器配置模块、多级延时调整控制模块和PCIe数据交互模块，ADS5282寄存器配置模块用于通过SPI串行配置接口对多通道高速串行模数转换器ADS5282内部的寄存器进行配置操作，包括复位、设置模拟输入阻抗、通道选择、通道增益控制、工作模式选择、时钟数据相位控制的配置(使得多通道高速串行模数转换器ADS5282工作在想要的工作状态，整个配置由上位机(PC端)通过PCIe总线发送指令来完成)；多级延时调整控制模块用于对多级延时调整模块进行反馈调整控制，控制多级延时调整模块的延时保证数据同步；PCIe数据交互模块用于实现多通道高速串行模数转换器与PCIe收发模块之间的数据交互。所有的控制由上位机通过PCIe总线发送指令来完成。

为适应8通道高速ADC采样速率，PCIe收发模块采用PCI-Express 1.0a标准x1通道总线作为上位机(PC端)与FPGA端的通信链路进行数据高速上传处理。PCIe收发模块基于数据包的点对点协议，在PCI总线基础上近一步提高了传输效率，x1单通道传输带宽约为2.5Gb/s。实施例选用ALTERA公司内部集成PCIe IP硬核的FPGA做为PCIe收发模块，增加了系统的集成度的同时降低了成本。

FPGA开发中面临设计规模的增大，在有限的资源下，很难按计划完成设计验证。FPGA厂商相继推出了片上系统的解决方案，例如ALTERA公司推出的Qsys系统，提供100多种兼容IP，只需把精力集中在定制逻辑上，自动完成繁琐、容易出错的集成任务，提高了设计效能和灵活性。本实施例在PCIe设计中采用QSYS搭建片上系统的方案，集成了PCI Express的IP硬核、控制外部缓存的SDRAM控制器，以及定制组件DMA，DMA在片外存储器SDRAM，和位于PC端的系统缓冲之间进行数据传送。这种搭建QSYS片上系统设计方案显著的降低了对PCIe设计的难度，且满足PCIe数据传输速率的要求。最终的数据传输带宽约为1160Mbps。

如图5所示，多级延时调整模块控制多通道高速串行模数转换器输出的串行数据和时钟经过传输后相位关系会发生改变，FPGA接收到的数据有可能出错。为了使FPGA接收到正确的数据，需要找到最佳采样点。PC端通过PCIe数据交互模块与多通道高速串行模数转换器进行数据交互，通过多级延时调整模块进行延时分析找到最佳采样点。多通道高速串行模数转换器工作于sync模式时输出的串行数据是111111000000。通过设置32级延时，可得到32个数据文件，分别命名为data_x.txt(x从0-31取值，代表叫级延时单元)，图5是本实用新型数据采集系统最终的数据格式。按行读取data_x.txt文件中的数据，分通道存储，然后将各通道的数据与111111000000比对，如果没有错误就在对应通道对应延时下写标志"1"，表示采样正确，反之写标志"0"，表示采样错误，得到一个32行8列的数组，该数组包含了各通道的延时信息。得到延时信息数组后，对于每个通道，取最多的连续标志"1"的中间位置对应的延时量作为最佳采样点延时量。

本实用新型根据FPGA结构的特殊性，实现具有同步调节功能的多通道高速串行数据采集系统，数据高速接收处理过程采用基于PCIe构建QSYS片上系统的解决方案，增强了设计的灵活性和集成度、可靠性也大大提升。该方案可移植到任何以具有PCIe核的FPGA为控制器的高速数据采集系统，如xilinx系列FPGA。此设计主要由FPGA部分和ADC转换部分组成，FPGA作为控制核心实现ADC转换部分的配置，并设计每通道32级延迟链为串行数据做同步调整，以及最后搭建片上QSYS系统利用PCIe与上位机(PC端)做数据交互；ADC转换部分主要包括多路模拟信号输入的前端调理模块以及多通道高速串行模数转换器ADS5282组成。这种同步技术多通道高速串行数据采集系统，模块清晰，结构合理，利于后续维护和开发改进等工作，同时该种数据采集系统的方案为以后扩展通道，增加PCIe带宽(PCIe可扩展为x2,x4,x8通道，或升级为2.0版本)提供了便利。

本实用新型并不仅仅限于说明书和实施方式中所列运用，对于本领域的技术人员来说，可根据本实用新型作出各种相应的更改和变型，而所有这些相应的更改和变型都属于本实用新型权利要求的保护范围。

Claims (8)

1.一种基于同步技术的多通道高速串行数据采集系统，其特征在于：包括前端调理模块、多通道高速串行模数转换器、LVDS接收模块、多级延时调整模块、串并转换及缓存模块、数据打包模块、传输控制模块、PCIe收发模块、外部缓存SDRAM和上位机；前端调理模块与多通道高速串行模数转换器的输入端连接，前端调理模块用于将模拟输入进行放大、差分转换，多通道高速串行模数转换器的输出端经LVDS接收模块与多级延时调整模块连接，多级延时调整模块的输出端与串并转换及缓存模块的输入端连接，各个串并转换及缓存模块的输出端连接数据打包模块；数据打包模块经传输控制模块与外部缓存SDRAM连接，以及经传输控制模块、PCIe收发模块和上位机连接；传输控制模块同时还与多通道高速串行模数转换器、多级延时调整模块连接。

2.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述多通道高速串行模数转换器采用ADS5282，ADS5282串行输出数据为单边沿SDR和双边沿DDR两种形式。

3.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述LVDS接收模块用于将多通道高速串行模数转换器输出的LVDS差分信号转换为单端信号。

4.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述多级延时调整模块由多级LCELL延时单元、数据选择器和延时控制寄存器组成，LCELL延时单元用于接收LVDS接收模块输出端的串行数据并对串行数据进行延时扫描，并输入至数据选择器的输入端，延时控制寄存器作为数据选择器的控制端，控制数据选择器选择最佳延时输出为串行延时数据输出。

5.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述串并转换及缓存模块由依次连接的位时钟采样单元、串行移位寄存器、帧时钟采样单元和FIFO组成，位时钟采样单元用于对多级延时调整模块输出的延时数据采样得到上升沿数据和下降沿数据，串行移位寄存器用于分别将上升沿数据和下降沿数据锁存并输入至帧时钟采样单元，帧时钟采样单元用于输出并行ADC采样数据并将数据缓存在FIFO中。

6.根据权利要求5所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述数据打包模块用于将FIFO中的数据读出后打包，并通过传输控制模块写入到外部缓存SDRAM中。

7.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述传输控制模块主要包括ADS5282寄存器配置模块、多级延时调整控制模块和PCIe数据交互模块，所述ADS5282寄存器配置模块用于通过SPI串行配置接口对多通道高速串行模数转换器内部的寄存器进行配置操作，包括复位、设置模拟输入阻抗、通道选择、通道增益控制、工作模式选择、时钟数据相位控制的配置；所述多级延时调整控制模块用于对多级延时调整模块进行反馈调整控制，控制多级延时调整模块的延时保证数据同步；所述PCIe数据交互模块用于实现多通道高速串行模数转换器与PCIe收发模块之间的数据交互。

8.根据权利要求1所述的基于同步技术的多通道高速串行数据采集系统，其特征在于：所述PCIe收发模块采用PCI-Express 1.0a标准x1通道总线。