CN114935677B - 一种实现异步传输时数据延时固定的采样装置 - Google Patents

Abstract

本发明公开了一种实现异步传输时数据延时固定的采样装置，在降低成本的同时，降低了ADC接口的速率，支持ADC接口到可编程逻辑控制器内非整数倍的时钟传输，并且，每次数字示波器开机后，数据链路的延时固定。

Description

一种实现异步传输时数据延时固定的采样装置

技术领域

本发明涉及数字示波器技术领域，具体涉及一种实现异步传输时数据延时固定的采样装置。

背景技术

数字示波器上有个模拟外触发的功能，假如每次上电开机，ADC接口输出到FPGA内部的数据延时不固定，那么在使用外触发时波形的延时会不一样。现有技术方案是FPGA使用ADC的随路时钟做为本地时钟源，但是有时候ADC接口使用的速率不能保证随路时钟和FPGA本地时钟是整数倍关系，这时候每次上电开机，ADC接口到FPGA内部的数据延时就不固定，导致波形的延时不一样。

发明内容

本发明主要解决的技术问题是如何实现数字示波器中异步传输时数据延时固定的采样装置。

根据第一方面，一种实施例中提供一种实现异步传输时数据延时固定的采样装置，所述装置位于数字示波器，包括：模数转换器、第一可编程逻辑控制器和第二可编程逻辑控制器；

所述模数转换器用于按照第一时钟信号对外部输入的波形信号进行采样，得到数字波形信号；

所述第一可编程逻辑控制器包括：ADC转换接口模块、第一调相PLL模块、模数转换器数据FIFO模块、数据发送FIFO模块、发送LVDS模块和第一PLL模块；

所述ADC转换接口模块用于采用SDR模式对所述数字波形信号进行串并转换和时钟域切换，得到具有第一时钟域的第一并行数据；

所述第一调相PLL模块用于输出所述第一级时钟信号，所述第一级时钟信号用于为所述ADC转换接口模块提供串并转换和时钟域切换的时钟信号；

所述模数转换器数据FIFO模块用于缓存所述具有第一时钟域的第一并行数据；

所述数据发送FIFO模块用于发送缓存的所述具有第一时钟域的第一并行数据；

所述发送LVDS模块用于采用DDR模式对具有第一时钟域的第一并行数据进行并串转换和时钟域切换，得到具有第二时钟域的串行数据，并采用DDR的模式发送所述具有第二时钟域的串行数据；

所述第一PLL模块用于输出所述第二级时钟信号，所述第二级时钟信号用于为所述发送LVDS模块提供并串转换和时钟域切换的时钟信号；

所述第二可编程逻辑控制器包括：接收LVDS模块、第二调相PLL模块、第二PLL模块和数据接收FIFO模块；

所述接收LVDS模块用于采用DDR模式对所述具有第二时钟域的串行数据进行串并转换和时钟域切换，得到具有第一时钟域的第二并行数据；

所述第二调相PLL模块用于输出所述第三级时钟信号，所述第三级时钟信号用于为所述接收LVDS模块提供串并转换和时钟域切换的时钟信号；

所述数据接收FIFO模块用于缓存并输出所述具有第一时钟域的第二并行数据；

所述第二PLL模块用于为所述第二调相PLL模块提供输入时钟信号。

一种实施例中，第一并行数据所需的差分数据线为m对，第二并行数据所需的差分数据线为n对；其中，n、m均为大于等于2的整数，n小于m。

一种实施例中，所述第二时钟域对应的频率小于所述第一时钟域对应的频率。

一种实施例中，所述第一级时钟信号包括：第二时钟信号和第三时钟信号；

所述第二时钟信号与所述第一时钟信号具有相同的频率，所述第二时钟信号用于为所述ADC转换接口模块提供串并转换的时钟信号；

所述第二时钟信号的频率与所述第三时钟信号的频率之比为P：1，所述第三时钟信号用于为所述ADC转换接口模块提供时钟域切换的时钟信号；其中，所述第三时钟信号的频率为第一时钟域对应的频率；

所述第二级时钟信号包括：第六时钟信号和第七时钟信号；

所述第六时钟信号用于为所述发送LVDS模块提供并串转换的时钟信号；

所述第六时钟信号的频率与所述第七时钟信号的频率之比为P：1，所述第七时钟信号用于为所述发送LVDS模块提供时钟域切换的时钟信号；其中，所述第七时钟信号的频率为第二时钟域对应的频率；

所述第三级时钟信号包括：第八时钟信号和第九时钟信号；

所述第八时钟信号与所述第七时钟信号具有相同的频率，所述第八时钟信号用于为所述接收LVDS模块提供串并转换的时钟信号；

所述第八时钟信号的频率与所述第九时钟信号的频率之比为P：1，所述第九时钟信号的频率与所述第三时钟信号具有相同的频率，所述第九时钟信号用于为所述接收LVDS模块提供时钟域切换的时钟信号。

一种实施例中，所述第二时钟域对应的频率x以及所述第二并行数据所需的差分数据线的对数n满足以下关系式：

P* x * 2 * n >V1

P * x * 2 < V2

其中，V1为第一可编程逻辑控制器至第二可编程逻辑控制器的数据传输速率，V2为第一可编程逻辑控制器至第二可编程逻辑控制器之间的每对数据线上的数据传输速率，P为第二时钟信号的频率与第三时钟信号的频率的比值。

一种实施例中，所述第一调相PLL模块还用于输出第四时钟信号和第五时钟信号；

所述第四时钟信号用于作为所述第一PLL模块的输入时钟信号；

所述第五时钟信号用于作为所述第二PLL模块的输入时钟信号；

其中，所述第四时钟信号与所述第七时钟信号具有相同的频率；所述第五时钟信号与第三时钟信号具有相同的频率。

一种实施例中，所述第一调相PLL模块还用于调整所述第一级时钟信号的相位，以使所述第一级时钟信号和数据的相位相匹配；

所述第二调相PLL模块还用于调整所述第三级时钟信号的相位，以使所述第三级时钟信号和数据的相位相匹配。

一种实施例中，所述第一调相PLL模块还用于调整所述第一级时钟信号的相位，包括：

将当前输入至所述ADC转换接口模块的所述数字波形信号作为第一测试信号；

持续复位所述ADC转换接口模块；

设置第一级时钟信号的相位为当前相位，并使能该当前相位；

等待所述第一PLL模块锁定频率；

释放所述ADC转换接口模块的复位操作；

若所述ADC转换接口模块接收的数据等于输入至所述ADC转换接口模块的数据，判断是否遍历所有相位；

若遍历所有相位，则调整相位结束；否则，返回持续复位所述ADC转换接口模块。

一种实施例中，所述第二调相PLL模块还用于调整所述第二级时钟信号的相位，包括：

将当前输入至所述接收LVDS模块的所述串行数据作为第二测试信号；

持续复位所述接收LVDS模块；

设置第二级时钟信号的相位为当前相位，并使能该当前相位；

等待所述第二PLL模块锁定频率；

释放所述接收LVDS模块的复位操作；

若所述接收LVDS模块接收的数据等于输入至所述接收LVDS模块的数据，判断是否遍历所有相位；

若遍历所有相位，则调整相位结束；否则，返回持续复位所述接收LVDS模块。

依据上述实施例的实现异步传输时数据延时固定的采样装置，在降低成本的同时，降低了ADC接口的速率，支持ADC接口到可编程逻辑控制器内非整数倍的时钟传输，并且，每次数字示波器开机后，数据链路的延时固定。

附图说明

图1为一个例子数字示波器的链路结构示意图；

图2为另一个例子的数字示波器的链路结构示意图；

图3为本发明实施例提供的实现异步传输时数据延时固定的采样装置的结构示意图；

图4为实现异步传输时数据延时固定的采样装置中各个模块的使用流程示意图；

图5为时钟信号和数据的时序关系示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。

在开发数字示波器时，会涉及器件选型，ADC（模数转换器）和FPGA（可编程逻辑控制器）首选的链路结构如图1所示。

FPGA选型一般优先选择满足逻辑资源的芯片，假设A芯片逻辑资源满足但是IO管脚不满足，B芯片逻辑资源和IO管脚都能满足，B的成本相对A高很多，同时FPGA逻辑资源在A芯片和B芯片之间没有适合本项目的芯片，在这种情况下提出了另外一种方案，如图2所示。选择一个逻辑资源很小的FPGA芯片C，专门用于对B芯片不能满足的IO进行IO转换，FPGA的价格和逻辑资源相关，资源越多价格越高，我们完全可以做到A芯片和C芯片的价格加起来比单个B芯片的价格还低，同时C芯片多出来的管脚可以用于扩展使用。

实施例一：

基于图2所示的框架，本发明实施例提出了一种实现异步传输时数据延时固定的采样装置，请参考图3，以下简称采样装置，采样装置包括：模数转换器10、第一可编程逻辑控制器20和第二可编程逻辑控制器30。

模数转换器10用于按照第一时钟信号对外部输入的波形信号进行采样，得到数字波形信号。其中，第一时钟信号为模数转换器10的采样时钟。

第一可编程逻辑控制器20包括：ADC转换接口模块21、第一调相PLL模块22、模数转换器数据FIFO模块23、数据发送FIFO模块24、发送LVDS模块25和第一PLL模块26。

ADC转换接口模块21用于对采用SDR模式对模数转换器10输出的数字波形信号进行串并转换和时钟域切换，得到具有第一时钟域的第一并行数据。其中，SDT模式是指在时钟信号的下降沿或者上升沿采集数字波形信号，以对数字波形信号进行串并转换。本实施例中，ADC转换接口模块21进行串并转换和时钟域切换的时钟信号由第一调相PLL模块22进行提供。

第一调相PLL模块22用于输出第一级时钟信号，第一级时钟信号用于为ADC转换接口模块提供串并转换和时钟域切换的时钟信号。

本实施例中，第一级时钟信号包括两路时钟信号，一路为快速时钟信号，一路为慢速时钟信号，为了便于说明，将快速时钟信号作为第二时钟信号，将慢速时钟信号作为第三时钟信号，第二时钟信号的频率与第一时钟信号的频率相同，以使ADC转换接口模块21能够以相同的频率去采集数字波形信号，并将数字波形信号转换为第一并行信号，第三时钟信号的频率属于第一可编程逻辑控制器可支持的频率范围内的一个频率且小于第二时钟信号的频率，其通常通过对第二时钟信号进行比例变换得到，在本实施例中，第二时钟信号的频率与第三时钟信号的频率之比为P：1，P为大于1的自然数，例如，可以为2:1，或者4:1，或者8:1，P越大，第三时钟信号的频率越小。

需要说明的是，第一时钟域对应的频率即为第三时钟信号的频率，其为数据在第一可编程逻辑控制器中进行传输的频率，频率越小，则所需的第一可编程逻辑控制器的逻辑资源越小。

模数转换器数据FIFO模块23用于缓存具有第一时钟域的第一并行数据。

数据发送FIFO模块24用于发送缓存的具有第一时钟域的第一并行数据。

发送LVDS模块25用于采用DDR模式对具有第一时钟域的第一并行数据进行并串转换和时钟域切换，得到具有第二时钟域的串行数据，并采用DDR的模式发送具有第二时钟域的串行数据。其中，DDR模式是指在时钟信号的上升沿和下降沿均采集第一并行数据，也就是说，对于相同的信号，DDR模式下所采集的数据是SDR模式下的两倍。本实施例中，发送LVDS模块25进行并串转换和时钟域切换的时钟信号由第一PLL模块26进行提供。

第一PLL模块26用于输出第二级时钟信号，第二级时钟信号用于为发送LVDS模块25提供并串转换和时钟域切换的时钟信号。

本实施例中，第二级时钟信号包括两路时钟信号，一路为快速时钟信号，一路为慢速时钟信号，为了便于说明，将第二级时钟信号中的快速时钟信号作为第六时钟信号，将第二级时钟信号中的慢速时钟信号作为第七时钟信号，第六时钟信号的频率与第七时钟信号的频率之比为P:1，因此，本实施例首先要确定第七时钟信号的频率，第七时钟信号的频率即为第二时钟域对应的频率x，第六时钟信号的频率则为P*x。由于x越小，则所需第二编程逻辑控制器的逻辑资源越小。

第二可编程逻辑控制器30包括：接收LVDS模块31、第二调相PLL模块32、第二PLL模块33和数据接收FIFO模块34。

接收LVDS模块31用于采用DDR模式对具有第二时钟域的串行数据进行串并转换和时钟域切换，得到具有第一时钟域的第二并行数据。在本实施例中，接收LVDS模块31也采用DDR模式采集数据，其进行串并转换和时钟域切换的时钟信号由第二调相PLL模块32进行提供。

第二调相PLL模块32用于输出第三级时钟信号，第三级时钟信号用于为接收LVDS模块提供串并转换和时钟域切换的时钟信号。

本实施例中，第三级时钟信号包括两路时钟信号，分别为第八时钟信号和第九时钟信号，其中第八时钟信号用于接收LVDS模块31进行串并转换，第八时钟信号的频率为P*x，其与第六时钟信号的频率相同。第九时钟信号用于接收LVDS模块31进行时钟域切换，第九时钟信号的频率与第七时钟信号的频率相同，其也为第二时钟域对应的频率x。

数据接收FIFO模块34用于缓存并输出具有第一时钟域的第二并行数据。

第二PLL模块33用于为第二调相PLL模块提供输入时钟信号。

本实施例假设第二并行数据所需的差分线的对数为n，差分线的对数n可以表征出第二可编程逻辑控制器30的IO口数量，在本实施例中，为了节省成本，选择一个逻辑资源小、IO口数量少的FPGA芯片是本申请的需求，因此x和n的选取尤为关键。

在一实施例中，第二时钟域对应的频率x以及第二并行数据所需的差分数据线的对数n满足以下关系式：

P* x * 2 * n >V1

P * x * 2 < V2

其中，V1为第一可编程逻辑控制器至第二可编程逻辑控制器的数据传输速率，V2为第一可编程逻辑控制器至第二可编程逻辑控制器之间的每对数据线上的数据传输速率，P为第二时钟信号的频率与第三时钟信号的频率的比值。

根据满足上述关系式的x和n的最小值则为所选取的第二时钟域对应的频率和第二并行数据所需的差分数据线对数。

此外，第一调相PLL模块22还用于输出第四时钟信号和第五时钟信号；第四时钟信号用于作为第一PLL模块26的输入时钟信号；第五时钟信号用于作为第二PLL模块33的输入时钟信号；其中，第四时钟信号与第七时钟信号具有相同的频率；第五时钟信号与第三时钟信号具有相同的频率。

本实施例中，第二PLL模块33还用于输出第十时钟信号和第十一时钟信号，第十一时钟信号用于作为第二调相PLL模块32的输入时钟信号。

下面基于一个例子对上述各个时钟信号以及数据传输进行说明。

模数转换器10以8bit分辨率、2G/sa采样率进行数据采样，模数转换器10具有1对500M的差分时钟线和32对差分数据线；第一可编程逻辑控制器20到第二可编程逻辑控制器30有1对差分有效指示信号、18对差分数据线和1对时钟线，该时钟线上的时钟信号与差分有效指示信号和差分数据线不是随路关系；此时，模数转换器10到第一可编程逻辑控制器20之间的最大数据流量为：ADC_data=2G * 8 = 500M * 1 * 32=16G bps，其中，1表示SDR模式；FPGA1到FPGA2的最大数据流量:FPGA_data =462.5M * 2 * 18=16650G bps ，其中，2表示DDR模式。

由于FPGA_data> ADC_data，那么数据经过第一可编程逻辑控制器20转换后全部传输到第二可编程逻辑控制器30。第一可编程逻辑控制器20的作用是把1+32=33对差分线转成1+1+18=20对差分线，减少第二可编程逻辑控制器30对IO的需求量以满足工程需求。假设把FPGA_data设计成FPGA_data=500M * 2 *16=16G bps，意味着用1对时钟线和16对数据线来传输，那么每对数据线的速率s_data=16G bps / 16 = 1G bps，对于本申请s_data=16550G bps / 18 =925M；925M<1G，那么在第一可编程逻辑控制器20选型时可以选择速度等级更低的芯片，降低成本。

第一时钟信号为500M，经过第一调相PLL模块22生成第二时钟信号和第三时钟信号，第二时钟信号：第三时钟信号=4:1，那么第二时钟信号等于500M，第三时钟信号等于125M，那么500M *32=125M * 128bit=125M * (16*8bit)，即经过ADC转换接口模块21后ADC数据转换成每个125M时钟并行输出16个点的第一并行数据，第一并行数据经过模数转换器数据FIFO模块23缓存直接输出，进入数据发送FIFO模块24进行时钟域切换，目标时钟选择115.625M。发送LVDS模块25采用4:1的DDR模式发送，假设发送LVDS模块25的第七时钟信号的频率是x，则第六时钟信号的频率是4x，需要的差分数据线是n对，那么x和n应该满足：

4 * x * 2 * n > 16G bps

4 * x * 2 < 1G

根据上式，x<125M，n>16，因此选择x=115.625M，n=18。选定x和n后，数据发送FIFO模块24完成的功能是每个125M时钟并行输出16个点转到115.625M时钟下并行输出18个点，再通过发送LVDS模块25送到第二可编程逻辑控制器。一般情况下LVDS传输会把快速时钟随路送到目的端进行数据恢复和同步，相当于将第七时钟信号送到第二PLL模块33当输入，这样就把异步特性传到第二可编程逻辑控制器30了，从而导致外触发功能延时不固定，但是本申请并没有把快速时钟（第六时钟信号）随路传到第二可编程逻辑控制器30，而是把和第三时钟信号同频同相的具有125M频率的第五时钟信号传到第二可编程逻辑控制器30。

第四时钟信号的频率没有特殊要求，一般选择和第七时钟信号同频同相。第五时钟信号作为第二PLL模块33的参考频率，输出和第五时钟信号同频同相的第十时钟信号，第十一时钟信号的频率是115.625M；第二调相PLL模块32输出的第八时钟信号的频率是462.5M，第九时钟信号的频率是115.625M。数据接收FIFO模块34完成115.625M时钟下并行输出18个点转到每个125M时钟并行输出16个点，这样数据流又恢复到数据发送FIFO模块24前的状态了。因此，无论第一可编程逻辑控制器20和第二可编程逻辑控制器30中间经历了什么异步跨时钟域转换，最后它们的运行时钟都只和模数转换器10的随路时钟（第一时钟信号）相关。

实施例二：

请参考图4，本实施例提供了实施例一所提供的实现异步传输时数据延时固定的采样装置中各个模块的使用流程。

步骤100：调整ADC转换接口模块21接收的时钟信号的相位。

步骤200：调整接收LVDS模块31接收的时钟信号的相位。

步骤300：关闭数据发送FIFO模块。

步骤400：脉冲复位ADC转换接口模块21。

步骤500：脉冲复位接收LVDS模块31。

步骤600：打开数据发送FIFO模块24。

其中，ADC转换接口模块21接收的时钟信号的相位为第一级时钟信号的相位，第一级时钟信号包括第二时钟信号和第三时钟信号。

在一实施例中，第一调相PLL模块22还用于调整所述第一级时钟信号的相位，包括：

将当前输入至ADC转换接口模块21的数字波形信号作为第一测试信号，此时，模数转换器10发送的数据为第一测试信号，其为已知数据。

持续复位ADC转换接口模块21。

设置第一级时钟信号的相位为当前相位，并使能该当前相位。

等待第一PLL模块26锁定频率。

释放ADC转换接口模块21的复位操作。

若ADC转换接口模块21接收的数据等于输入至ADC转换接口模块21的数据，即，在当前相位下，模数转换器10发送的数据等于ADC转换接口模块21接收的数据，则说明该当前相位为有效相位，此时判断是否遍历所有相位。

若遍历所有相位，则调整相位结束；否则，返回持续复位所述ADC转换接口模块。

在一实施例中，第二调相PLL模块32还用于调整第二级时钟信号的相位，包括：

将当前输入至接收LVDS模块31的串行数据作为第二测试信号，此时，发送LVDS模块25发送的数据为第二测试信号，其为已知数据。

持续复位接收LVDS模块31。

设置第二级时钟信号的相位为当前相位，并使能该当前相位。

等待第二PLL模块33锁定频率。

释放接收LVDS模块31的复位操作。

若接收LVDS模块31接收的数据等于输入至接收LVDS模块31的数据，即，在当前相位下，发送LVDS模块25发送的数据等于接收LVDS模块31接收的数据，则说明当前相位为有效相位，判断是否遍历所有相位。

若遍历所有相位，则调整相位结束；否则，返回持续复位接收LVDS模块。

如图5所示，调相就是调整时钟信号和数据的相位关系，把1bit分成n个相位，通过调整第一调相PLL模块22（第二调相PLL模块32）输出的时钟信号的相位来完成，当时钟信号的采样边沿（上升沿和/或下降沿）位于数据的中心位置时可获得最佳的建立保持时间，调相的意义在于保证数据的正确性。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (9)

1.一种实现异步传输时数据延时固定的采样装置，其特征在于，所述装置位于数字示波器，包括：模数转换器、第一可编程逻辑控制器和第二可编程逻辑控制器；

所述模数转换器用于按照第一时钟信号对外部输入的波形信号进行采样，得到数字波形信号；

所述第一可编程逻辑控制器包括：ADC转换接口模块、第一调相PLL模块、模数转换器数据FIFO模块、数据发送FIFO模块、发送LVDS模块和第一PLL模块；

所述ADC转换接口模块用于采用SDR模式对所述数字波形信号进行串并转换和时钟域切换，得到具有第一时钟域的第一并行数据；

所述第一调相PLL模块用于输出第一级时钟信号，所述第一级时钟信号用于为所述ADC转换接口模块提供串并转换和时钟域切换的时钟信号；

所述模数转换器数据FIFO模块用于缓存所述具有第一时钟域的第一并行数据；

所述数据发送FIFO模块用于发送缓存的所述具有第一时钟域的第一并行数据；

所述发送LVDS模块用于采用DDR模式对具有第一时钟域的第一并行数据进行并串转换和时钟域切换，得到具有第二时钟域的串行数据，并采用DDR的模式发送所述具有第二时钟域的串行数据；

所述第一PLL模块用于输出第二级时钟信号，所述第二级时钟信号用于为所述发送LVDS模块提供并串转换和时钟域切换的时钟信号；

所述第二可编程逻辑控制器包括：接收LVDS模块、第二调相PLL模块、第二PLL模块和数据接收FIFO模块；

所述接收LVDS模块用于采用DDR模式对所述具有第二时钟域的串行数据进行串并转换和时钟域切换，得到具有第一时钟域的第二并行数据；

所述第二调相PLL模块用于输出第三级时钟信号，所述第三级时钟信号用于为所述接收LVDS模块提供串并转换和时钟域切换的时钟信号；

所述数据接收FIFO模块用于缓存并输出所述具有第一时钟域的第二并行数据；

所述第二PLL模块用于为所述第二调相PLL模块提供输入时钟信号。

2.如权利要求1所述的采样装置，其特征在于，第一并行数据所需的差分数据线为m对，第二并行数据所需的差分数据线为n对；其中，n、m均为大于等于2的整数，n小于m。

3.如权利要求2所述的采样装置，其特征在于，所述第二时钟域对应的频率小于所述第一时钟域对应的频率。

4.如权利要求3所述的采样装置，其特征在于，所述第一级时钟信号包括：第二时钟信号和第三时钟信号；

所述第二时钟信号与所述第一时钟信号具有相同的频率，所述第二时钟信号用于为所述ADC转换接口模块提供串并转换的时钟信号；

所述第二时钟信号的频率与所述第三时钟信号的频率之比为P：1，所述第三时钟信号用于为所述ADC转换接口模块提供时钟域切换的时钟信号；其中，所述第三时钟信号的频率为第一时钟域对应的频率；

所述第二级时钟信号包括：第六时钟信号和第七时钟信号；

所述第六时钟信号用于为所述发送LVDS模块提供并串转换的时钟信号；

所述第六时钟信号的频率与所述第七时钟信号的频率之比为P：1，所述第七时钟信号用于为所述发送LVDS模块提供时钟域切换的时钟信号；其中，所述第七时钟信号的频率为第二时钟域对应的频率；

所述第三级时钟信号包括：第八时钟信号和第九时钟信号；

所述第八时钟信号与所述第七时钟信号具有相同的频率，所述第八时钟信号用于为所述接收LVDS模块提供串并转换的时钟信号；

所述第八时钟信号的频率与所述第九时钟信号的频率之比为P：1，所述第九时钟信号的频率与所述第三时钟信号具有相同的频率，所述第九时钟信号用于为所述接收LVDS模块提供时钟域切换的时钟信号。

5.如权利要求4所述的采样装置，其特征在于，所述第二时钟域对应的频率x以及所述第二并行数据所需的差分数据线的对数n满足以下关系式：

P* x * 2 * n >V1

P * x * 2 < V2

其中，V1为第一可编程逻辑控制器至第二可编程逻辑控制器的数据传输速率，V2为第一可编程逻辑控制器至第二可编程逻辑控制器之间的每对数据线上的数据传输速率，P为第二时钟信号的频率与第三时钟信号的频率的比值。

6.如权利要求4所述的采样装置，其特征在于，所述第一调相PLL模块还用于输出第四时钟信号和第五时钟信号；

所述第四时钟信号用于作为所述第一PLL模块的输入时钟信号；

所述第五时钟信号用于作为所述第二PLL模块的输入时钟信号；

其中，所述第四时钟信号与所述第七时钟信号具有相同的频率；所述第五时钟信号与第三时钟信号具有相同的频率。

7.如权利要求1所述的采样装置，其特征在于，所述第一调相PLL模块还用于调整所述第一级时钟信号的相位，以使所述第一级时钟信号和数据的相位相匹配；

所述第二调相PLL模块还用于调整所述第三级时钟信号的相位，以使所述第三级时钟信号和数据的相位相匹配。

8.如权利要求7所述的采样装置，其特征在于，所述第一调相PLL模块还用于调整所述第一级时钟信号的相位，包括：

将当前输入至所述ADC转换接口模块的所述数字波形信号作为第一测试信号；

持续复位所述ADC转换接口模块；

设置第一级时钟信号的相位为当前相位，并使能该当前相位；

等待所述第一PLL模块锁定频率；

释放所述ADC转换接口模块的复位操作；

若所述ADC转换接口模块接收的数据等于输入至所述ADC转换接口模块的数据，判断是否遍历所有相位；

若遍历所有相位，则调整相位结束；否则，返回持续复位所述ADC转换接口模块。

9.如权利要求7所述的采样装置，其特征在于，所述第二调相PLL模块还用于调整所述第二级时钟信号的相位，包括：

将当前输入至所述接收LVDS模块的所述串行数据作为第二测试信号；

持续复位所述接收LVDS模块；

设置第二级时钟信号的相位为当前相位，并使能该当前相位；

等待所述第二PLL模块锁定频率；

释放所述接收LVDS模块的复位操作；

若所述接收LVDS模块接收的数据等于输入至所述接收LVDS模块的数据，判断是否遍历所有相位；

若遍历所有相位，则调整相位结束；否则，返回持续复位所述接收LVDS模块。

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