CN109445320A - 一种对多路信号进行采集并同步的装置 - Google Patents

Abstract

本发明公开了一种对多路信号进行采集并同步的装置，包括多个模拟数字转换器件、多路数据同步器和中央处理单元，工作时，所有的模拟数字转换器件同时开始工作，之后将输出的数字信号传送至所述多路数据同步器，所述多路数据同步器根据每路信号的时延，根据内部的同步算法处理后，将多路信号的时延调整至系统所能接收的指标或最优，所述中央处理单元向多路数据选择器发出相应的控制信号，使所述多路数据同步器输出的多路信号近似同步传输至所述中央处理器。本发明可以利用一个多路同步器实现对多路信号进行采集并进行同步，具有结构紧凑、体积小、效率高等技术效果。

Description

一种对多路信号进行采集并同步的装置

技术领域

本发明涉及卫星接收机、中频接收机等需要对采集到的相关信号进行同步的装置，特别是涉及到一种对多路信号进行采集并同步的装置。

背景技术

现有的中频接收机在硬件平台中一般都只是针对于单路信号进行采集，一旦该路采集通道出现故障，则整套中频接收机系统将处于瘫痪状态，只有重新更换硬件平台才能满足要求，这无疑增加了系统的维修成本，也降低了系统使用的寿命。

如果硬件平台提供多路采集通道对同一信号进行采集，则多路采集通道采集到信号之后，对多路信号同步性指标要求也较高，这无疑对中频接收机硬件平台使用的器件及PCB布线提出了更高的要求。

上述技术缺陷，值得解决。

发明内容

为了克服现有的技术的不足，本发明提供一种对多路信号进行采集并同步的装置，该一种对多路信号进行采集并同步的装置利用一个中央处理单元采集并在内部集成相应的信号同步算法处理多路接收通道的信号，从而获得免除由于硬件平台的布线不等长，造成的多路信号到达中央处理单元信号不同步的技术效果的。

本发明技术方案如下所述：

一种对多路信号进行采集并同步的装置，包括多个模拟数字转换器件、多路数据同步器和中央处理单元，

工作时，所有的模拟数字转换器件同时开始工作，之后将输出的数字信号传送至所述多路数据同步器，所述多路数据同步器根据每路信号的时延，根据内部的同步算法处理后，将多路信号的时延调整至系统所能接收的指标或最优，所述中央处理单元向多路数据选择器发出相应的控制信号，使所述多路数据同步器输出的多路信号近似同步传输至所述中央处理器。

根据上述方案的本发明，所述多个模拟数字转换器件到多路数据同步器的PCB走线等长。

根据上述方案的本发明，所述多个模拟数字转换器件接受到的工作时钟同源同频同相。

根据上述方案的本发明，所述多路数据同步器由通用逻辑器件、专用逻辑器件、现场可编程门阵列、复杂可编程逻辑器件或者其他可编程逻辑器件构成。

根据上述方案的本发明，所述中央处理单元为数字信号处理器、微控制器、中央处理器或嵌入式处理器。

根据上述方案的本发明，其有益效果在于，本发明可以利用一个多路同步器实现对多路信号进行采集并进行同步，具有结构紧凑、体积小、效率高等技术效果。

附图说明

图1为本发明本发明实施例1的系统原理图。

图2为本发明本发明实施例2的系统原理图。

具体实施方式

下面结合附图以及实施方式对本发明进行进一步的描述：

实施例1

如图1所示，本发明的一种对多路信号进行采集并同步的装置包括多个模拟数字转换器件（多个A/D转换器件），用于对多路采集通道的数据进行同步的多路数据同步器和中央处理单元。多路数据同步器可以由通用逻辑器件、专用逻辑器件、现场可编程门阵列（FPGA）、复杂可编程逻辑器件（CPLD）或者其他可编程逻辑器件构成。中央处理单元可以是数字信号处理器（DSP）、微控制器（MCU）、中央处理器（CPU）等，或者由现场可编程门阵列（FPGA）、复杂可编程逻辑器件（CPLD）实现。

本发明的一种对多路信号进行采集并同步的装置，在硬件平台实现时，需确保所有模拟数字转换器件（A/D转换器件）到多路数据同步器的PCB走线等长，并且提供给所有模拟数字转换器件（A/D转换器件）的工作时钟需保证同源同频同相。该装置工作时，所有的模拟数字转换器件（A/D转换器件）同时上电，由多路同步控制器对其同时进行配置。

以可编程门阵列（FPGA）作为多路数据同步器为例，A/D转换器件输出的信号传送至多路数据同步器，多路数据同步器先调用内部的DELAY单元，该DELAY单元的功能主要是调整A/D转换器件输出的随路时钟与数据对齐，保证随路时钟能正确采集数据。这一做法，也可以解决由于A/D转换器件的数据线及时钟线到达多路数据同步器之间的线长不一致导致的亚稳态问题。A/D转换器件采集到的信号经过DELAY单元之后，将其写入多路同步器内的双口RAM模块，每一路信号都有与之对应的RAM模块。在RAM模块开始工作之前，所有RAM模块的读地址和写地址需要使用同一个复位信号进行同步复位。之后可以通过可编程门阵列（FPGA）内部自带的逻辑分析仪，观察多路信号间的同步性。若同步性指标不理想，可通过调整相应RAM模块的读/写地址来进行同步性能调整，使从每个RAM模块读出的数据符合系统的同步性要求。

实施例2

如图2所示，本发明的一种对多路信号进行采集并同步的装置包括模拟数字转换器件（多个A/D转换器件），用于对多路采集通道的数据进行同步的多路数据同步器和中央处理单元。多路数据同步器可以由通用逻辑器件、专用逻辑器件、现场可编程门阵列（FPGA）、复杂可编程逻辑器件（CPLD）或者其他可编程逻辑器件构成。中央处理单元可以是数字信号处理器（DSP）、微控制器（MCU）、中央处理器（CPU）等，或者由现场可编程门阵列（FPGA）、复杂可编程逻辑器件（CPLD）实现。

本发明的一种对多路信号进行采集并同步的装置，在硬件平台实现时，需确保所有模拟数字转换器件（A/D转换器件）到多路数据同步器的PCB走线等长，并且提供给所有模拟数字转换器件（A/D转换器件）的工作时钟需保证同源同频同相。该装置工作时，所有的模拟数字转换器件（A/D转换器件）同时上电，由多路同步控制器对其同时进行配置。

以可编程门阵列（FPGA）作为多路数据同步器为例，A/D转换器件输出的信号传送至多路数据同步器，多路数据同步器先调用内部的DELAY单元，该DELAY单元的功能主要是调整A/D转换器件输出的随路时钟与数据对齐，保证随路时钟能正确采集数据。这一做法，也可以解决由于A/D转换器件的数据线及时钟线到达多路数据同步器之间的线长不一致导致的亚稳态问题。A/D采集到的信号经过DELAY单元之后，将其写入多路同步器内的双口异步FIFO模块，每一路信号都有与之对应的FIFO模块。在FIFO模块开始工作之前，所有FIFO模块的写使能信号必须使用同一个复位信号进行同步复位，所有FIFO模块的读使能信号同样必须使用同一个复位信号进行同步复位。之后可以通过可编程门阵列（FPGA）内部自带的逻辑分析仪，观察多路信号间的同步性。若同步性指标不理想，可通过调整相应FIFO模块的读/写使能来进行同步性能调整，使从每个FIFO模块读出的数据符合系统的同步性要求。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

上面结合附图对本发明专利进行了示例性的描述，显然本发明专利的实现并不受上述方式的限制，只要采用了本发明专利的方法构思和技术方案进行的各种改进，或未经改进将本发明专利的构思和技术方案直接应用于其它场合的，均在本发明的保护范围内。

Claims (5)

1.一种对多路信号进行采集并同步的装置，其特征在于，包括多个模拟数字转换器件、多路数据同步器和中央处理单元，

工作时，所有的模拟数字转换器件同时开始工作，之后将输出的数字信号传送至所述多路数据同步器，所述多路数据同步器根据每路信号的时延，根据内部的同步算法处理后，将多路信号的时延调整至系统所能接收的指标或最优，所述中央处理单元向多路数据选择器发出相应的控制信号，使所述多路数据同步器输出的多路信号近似同步传输至所述中央处理器。

2.根据权利要求1所述的一种对多路信号进行采集并同步的装置，其特征在于，所述多个模拟数字转换器件到多路数据同步器的PCB走线等长。

3.根据权利要求1所述的一种对多路信号进行采集并同步的装置，其特征在于，所述多个模拟数字转换器件接受到的工作时钟同源同频同相。

4.根据权利要求1所述的一种对多路信号进行采集并同步的装置，其特征在于，所述多路数据同步器由通用逻辑器件、专用逻辑器件、现场可编程门阵列、复杂可编程逻辑器件或者其他可编程逻辑器件构成。

5.根据权利要求1所述的一种对多路信号进行采集并同步的装置，其特征在于，所述中央处理单元为数字信号处理器、微控制器、中央处理器或嵌入式处理器。