CN207924660U - 一种基于fpga的级联同步采集系统 - Google Patents

Abstract

一种基于FPGA的级联同步采集系统，属于数据采集领域，其特征在于：包括若干个数据采集设备、通信总线和设备间同步线；所述数据采集设备均与通信总线和设备间同步线相电连接。对多个独立的采集系统进行级联，实现多通道的数据采集或者分布式的数据同步采集，其采集数据的同步性可以控制在一个采样周期以内，满足大多数中低速数据采集系统的同步性要求，且本系统结构简单，可靠性高，可满足分布式同步采集系统的级联要求。

Description

一种基于FPGA的级联同步采集系统

技术领域

本实用新型属于数据采集领域，尤其涉及一种基于FPGA的分布式级联同步采集系统。

背景技术

在如机载数据记录、海洋环境监测等需要多通道数据同步采集的场合，单个数据采集系统无法满足要求，这就需要多个数据采集系统通过一种级联方式来组成一个多通道的数据同步采集系统，以满足任务要求。

在某些近距离数据分布式采集场合（如某设备机房内多传感器信号采集），往往需要多个单通道或双通道的数据采集系统分别布设在传感器周围，通过系统级联来组成一个数据同步采集网络，实现对传感器数据的分布式采集，而传统的级联同步采集系统需要在不同采集设备之间传输时钟来实现数据同步采集，由于采集时钟频率较高，在传输过程中很容易受到干扰而失真，导致在分布式同步采集系统很难实施。

发明内容

本实用新型旨在解决上述问题，提供一种不需要在不同采集设备之间传输时钟就可以实现对中低速采集系统的级联同步的基于FPGA的分布式级联同步采集系统。

本实用新型所述的基于FPGA的级联同步采集系统，包括若干个数据采集设备、通信总线和设备间同步线；每个所述数据采集设备由地址设置模块、ADC芯片、RS485芯片和FPGA组成；所述ADC芯片、地址设置模块和RS485芯片均与FPGA相电连接；所述FPGA与设备间同步线相电连接；所述RS485芯片与通信总线相电连接。

本实用新型所述的基于FPGA的级联同步采集系统，所述通信总线为RS485总线，包括RS485+通信线和RS485-通信线；所述设备间同步线包括FSYNC信号线和JL_CRL信号线。

本实用新型所述的基于FPGA的级联同步采集系统，所述FPGA与FSYNC信号线和JL_CRL信号线相电连接；所述RS485芯片与RS485+通信线和RS485-通信线相电连接。ADC芯片、地址设置模块和RS485芯片都直接连接在FPGA上，由FPGA控制；各采集设备之间通过RS485总线、FSYNC信号线和JL_CRL信号线连接在一起，当系统需要增加一个或减少一个采集设备时，直接将该采集设备的RS485总线、FSYNC信号线和JL_CRL信号线接入系统或移除出系统即可。

本实用新型所述的基于FPGA的级联同步采集系统，所述ADC芯片并列设置有四路同步引脚，分别为CS、SCLK、MCLK和SYNC。

本实用新型所述的基于FPGA的级联同步采集系统，对多个独立的采集系统进行级联，实现多通道的数据采集或者分布式的数据同步采集，其采集数据的同步性可以控制在一个采样周期以内，满足大多数中低速数据采集系统的同步性要求，且本系统结构简单，可靠性高，可满足分布式同步采集系统的级联要求。

附图说明

图1为本实用新型的电路结构示意图；

图2为本实用新型实施例一的结构示意图；

图3为本实用新型实施例二的结构示意图。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。

本实用新型所述的基于FPGA的级联同步采集系统，如图1所示，包括若干个数据采集设备、通信总线和设备间同步线；所述数据采集设备均与通信总线和设备间同步线相电连接。所述通信总线为RS485总线，包括RS485+通信线和RS485-通信线；所述设备间同步线包括FSYNC信号线和JL_CRL信号线。所述数据采集设备由地址设置模块、ADC芯片、RS485芯片和FPGA组成；所述ADC芯片、地址设置模块和RS485芯片均与FPGA相连接。所述FPGA与FSYNC信号线和JL_CRL信号线相电连接；所述RS485芯片与RS485+通信线和RS485-通信线相电连接。所述ADC芯片设置有四路同步引脚，分别为CS、SCLK、MCLK和SYNC。

上电工作时，用户通过地址设置模块设置每个采集板卡的ID号，每个板卡的ID号不能重复且整个系统中必须有一个板卡ID号为0；每次系统上电后，各采集板卡上的FPGA首先通过地址设置模块输出的ID信号线识别各采集板卡的地址，当识别到板卡的ID号为0时，该板卡作为主设备，其余板卡作为从设备；主设备将FSYNC信号和JL_CRL信号设置为输出，从设备将FSYNC信号和JL_CRL信号设置为输入；系统工作时，首先由用户或者主设备通过RS485总线设置采样频率等信息；当设置完成后，各采集板卡上的FPGA依据采样频率生成ADC芯片工作时钟MCLK和数据读取时钟SCLK；系统开始工作后由主设备发出FSYNC信号，各从设备收到FSYNC信号后，通过FPGA控制ADC芯片的SYNC信号，对各采集板卡上的ADC芯片进行同步，主设备的SYNC信号由主设备发出FSYNC信号的同时自己产生；当各采集板卡ADC芯片同步完成后，由主设备按照用户设置的采样频率生成JL_CRL信号，各从设备收到JL_CRL信号后，通过FPGA控制ADC芯片的CS信号，对各采集板卡上的ADC芯片数据进行同步读取，主设备ADC芯片的CS信号由主设备发出JL_CRL信号的同时产生；同时，各从设备根据收到JL_CRL信号的间隔，由FPGA对各从设备上的MCLK和SCLK时钟频率实时进行校准，使其与主设备上的时钟频率保持一致。

实施例一，如图2所示，单个采集设备由FPGA（U2）、ADC芯片（U5）、RS485芯片（U1）、线路驱动器（U3、U4）、拨码开关（SW1）和排阻（RN1）组成。拨码开关（SW1）和排阻（RN1）组成的地址设置电路与FPGA直接连接，ADC芯片（U5）、RS485芯片（U1）、数字缓冲器（U3、U4）均与FPGA直接连接，由FPGA直接控制。各采集设备之间通过RS485总线（RS485+、RS485-）、同步线（FSYNC）和级联控制线（JL_CTRL）连接。系统工作前，首先通过拨码开关设置每个采集设备的ID号，每个采集设备的ID号为唯一的且整个系统中必须有一个设备ID号为0,默认系统中ID号为0的设备为主设备。整个系统上电后，首先各采集设备上的FPGA识别本设备ID号，当ID号为0时，设置U1为发送数据状态、U3和U4的方向为输出，当ID号不为0时，设置U1为接收数据状态、U3和U4的方向为输入。然后主设备通过RS485总线发送采样频率给从设备，主从设备按照采样频率输出ADC芯片时钟SCLK、MCLK。接着主设备将FSYNC信号线拉低，使主从设备产生ADC芯片同步信号SYNC，完成后主设备将FSYNC信号线拉高。最后主设备按照采样频率连续不断的输出JL_CRL信号，主从设备依据该信号产生ADC芯片的CS信号，不断读取ADC的转换数据，同时从设备根据JL_CRL信号的时间间隔，实时调整本设备ADC芯片时钟SCLK、MCLK，与主设备ADC芯片时钟SCLK、MCLK保持一致，使主从设备的采集数据保持同步。通过以上方式，可通过各采集设备级联的方式实现同步采集通道的扩展。

实施例二，如图3所示，为了满足分布式采集系统长距离信号传输的抗干扰要求，将同步线（FSYNC）和级联控制线（JL_CTRL）通过差分驱动器U3、U4转换为差分信号线进行传输，保证系统的各分布式采集设备在远距离下可以可靠通信，其余工作方式与实施例一相同。

Claims (4)

1.一种基于FPGA的级联同步采集系统，其特征在于：包括若干个数据采集设备、通信总线和设备间同步线；每个所述数据采集设备由地址设置模块、ADC芯片、RS485芯片和FPGA组成；所述ADC芯片、地址设置模块和RS485芯片均与FPGA相电连接；所述FPGA与设备间同步线相电连接；所述RS485芯片与通信总线相电连接。

2.根据权利要求1所述的基于FPGA的级联同步采集系统，其特征在于：所述通信总线为RS485总线，包括RS485+通信线和RS485-通信线；所述设备间同步线包括FSYNC信号线和JL_CRL信号线。

3.根据权利要求2所述的基于FPGA的级联同步采集系统，其特征在于：所述FPGA与FSYNC信号线和JL_CRL信号线相电连接；所述RS485芯片与RS485+通信线和RS485-通信线相电连接。

4.根据权利要求3所述的基于FPGA的级联同步采集系统，其特征在于：所述ADC芯片设置有四路同步引脚，分别为CS、SCLK、MCLK和SYNC。