CN108804371A - 一种多通道高速数据接收的同步自校正方法 - Google Patents

Abstract

本发明公开了一种多通道高速数据接收的同步自校正方法，利用多核ADC在测试模式下生成数据和时钟信号，然后通过最佳延迟值的设定，利用串并转换模块、多通道数据实时比较模块和延迟控制器，对多核ADC的多路高速数据流降速接收，从而完成对BUFR复位信号延迟的自动校正，这样保证多核ADC的多路高速数据正确接收存储，从而实现高速数据的有效拼合。

Description

一种多通道高速数据接收的同步自校正方法

技术领域

本发明属于信号处理技术领域，更为具体地讲，涉及一种多通道高速数据接收的同步自校正方法。

背景技术

随着科技的飞速发展，电信号的频率以及复杂性急剧增长，对采集系统采样率的要求随之增长，目前较为流行的方法是利用时间交替并行采样技术(TIADC)提高采集系统的采样率，但其受目前单ADC芯片采样率的制约，目前较为主流的做法是使用先进的高采样率ADC芯片。高采样率ADC芯片大都是基于多核的多路高速数据并行输出，而数据接收处理器(通常为现场可编程门阵列，FPGA)只能对各路数据进行分别单独接收。因此，对前端多路高速数据流进行稳定接收降速处理，确保单ADC芯片多核之间的采样数据正确拼合，是时间交替并行采样技术的基本前提之一。

高速数据采集系统大都是基于ADC+FPGA的系统架构。多核ADC采用多路数据源同步并行输出的数据传输方式，导致高速ADC与FPGA互连信号数目的大大增加。某5GSPS的10-bit ADC的四个数据输出链路共有44对差分信号，每个数据链路包括10路数据和1路同步时钟。近年来，基于28nm工艺所推出的FPGA平衡了功耗、性能和成本，被广泛应用于高速数据采集领域。为了降低数据接收模块的复杂度，传统的做法是用高速ADC芯片一个数据链路的数据同步时钟去接收四个链路的数据。然而，随着ADC采样率的提升，数据同步时钟的频率也随之提高，周期越来越小，FPGA内部高速时钟的走线延迟与抖动已经不可忽略，成为影响数据正确接收的制约因素。例如，Kintex7系列FPGA其每个高速HP-BANK共有50个IO引脚，但在一个时钟下可以支持最多16对差分数据信号的可靠传输同步。因此，在FPGA内部需要多个高速数据接收单元对单ADC的多路数据进行接收。根据FPGA内部源同步数据接收的方法，多路数据传输的时钟方案需采用BUFIO+BUFR架构，如图1所示。传统的做法是用一个链路的数据同步时钟经过这种架构，送给各个链路的ISERDES降速模块进行数据接收降速，然后直接送往后续模块做进一步的数据处理，如图2所示，然而随着单ADC采样率的提高，这种方法已经无法满足对前端ADC采样的高速数据进行降速接收处理的需求。具体可行的方法是分别用高速ADC芯片各自链路的数据同步时钟单独接收各自链路的数据，再利用异步FIFO来同步至同一时钟域后再做进一步的数据处理，如图3所示，系统控制中心的复位产生模块产生BUFR_RST信号，经过FPGA内部的IDEALY延迟单元进行延迟，最后送入多个BUFR进行时钟复位操作。这种架构可以在FPGA内部实现单一时钟区域对多路高速数据进行可靠的降速同步接收。该方法需要精确的延迟调节来控制多个BUFR之间的复位同步，主要有两种同步识别的方案：一、采用手动的延迟调节来测试来自输入标准信号的多路采样数据之间相位差，进而识别并控制多路数据的同步结果；二、利用外部时间间隔测量装置获取各路同步时钟的相位差测量结果，进而调节多路数据的同步偏差。后者由于调试过程复杂且需要额外的高精度时间间隔测量装置，因此没有得到广泛应用。前者虽调试简单且易于稳定，但是目前还没有一种自动的同步校正方法，这非常不利于该类数据采集系统的实际产品化应用。

发明内容

本发明的目的在于克服现有技术的不足，提供一种多通道高速数据接收的同步自校正方法，通过最佳延迟值对复位信号进行延迟调节，再分别送到每一个BUFR中进行同步复位，从而完成多通道数据自校正。

为实现上述发明目的，本发明一种多通道高速数据接收的同步自校正方法，其特征在于，包括以下步骤：

(1)、将高速多核ADC芯片配置成测试模式，在测试模式下，ADC的每一核均输出一路同频的数据同步时钟信号和一路从0-255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；

(2)、FPGA利用自带的串并转换器ISERDES同时对多路的锯齿波串行数据信号进行接收，同时，每一路数据同步时钟信号又一分为二，一路经过输入时钟驱动器送入至串并转换器ISERDES，另外一路输入至区域时钟驱动器BUFR；

(3)、计算BUFR同步复位的最佳延迟值

(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～31，调节步进为1；

(3.2)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；

(3.3)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统时钟rxclk信号；

(3.4)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时钟域下，并送到多通道数据比较模块MDCM；

(3.5)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过32次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.2)；

(3.6)、控制中心将数字序列用矩阵SingleDR_SYNC＝[a_n]表示，其中，n＝0～31，a_n＝auto_cmp＝0或1，用a_n＝0代表BUFR复位不稳定，用a_n＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；

对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔT_bufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；

如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于4，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－10；

(4)、根据最佳延迟值对复位信号进行延迟调节，再分别送到每一个BUFR中进行同步复位，从而完成多通道数据自校正。

本发明的发明目的是这样实现的：

本发明一种多通道高速数据接收的同步自校正方法，利用多核ADC在测试模式下生成数据和时钟信号，然后通过最佳延迟值的设定，利用串并转换模块、多通道数据实时比较模块和延迟控制器，对多核ADC的多路高速数据流降速接收，从而完成对BUFR复位信号延迟的自动校正，这样保证多核ADC的多路高速数据正确接收存储，从而实现高速数据的有效拼合。

同时，本发明一种多通道高速数据接收的同步自校正方法还具有以下有益效果：

(1)、保证多核ADC的多路高速数据正确接收存储，从而实现高速数据的有效拼合；

(2)、在现有的多通道高速数据同步接收硬件框架下，克服了手动测试并调节BUFR复位信号延迟的不足；

(3)、本发明根据最佳延迟值通过延迟器对BUFR_RST相位延迟进行调节，从而使多通道高速数据接收同步，从而保证校正的精准度。

附图说明

图1是FPGA内部源同步数据接收BUFIO+BUFR时钟方案图；

图2是传统的使用单链路数据同步时钟接收数据的原理框图；

图3是多链路数据独立接收同步的原理框图；

图4是本发明一种多通道高速数据接收同步的自动校正原理框图；

图5是FPGA内部BUFR复位模型图；

图6 BUFR_RST到达各个BUFR时序图；

图7 SingleDR_SYNC状态变化图1；

图8 SingleDR_SYNC状态变化图2；

图9 BUFR复位信号与数据同步时钟相对位置时序。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图4是本发明一种多通道高速数据接收同步的自动校正原理框图。

在本实施例中，如图4所示，本发明一种多通道高速数据接收的同步自校正方法，包括以下步骤：

S1、将高速多核ADC芯片配置成测试模式，在测试模式下，ADC的每一核均输出一路同频的数据同步时钟信号和一路从0-255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；

在本实施例中，以EV8AQ165为例，该ADC芯片由四个1.25GSPS采样率的子核构成，输出四路8bit串行数据流DATA_A、DATA_B、DATA_C、DATA_D及四路同相同频的数据同步时钟DCLK_A、DCLK_B、DCLK_C、DCLK_D。

S2、FPGA利用自带的串并转换器ISERDES(Input Serial-to-Parallel LogicResources)同时对四路的锯齿波串行数据信号进行接收，同时，每一路数据同步时钟信号又一分为二，一路经过输入时钟驱动器BUFIO送入至串并转换器ISERDES，另外一路输入至区域时钟驱动器BUFR；

在本实施例中，串并转换器ISERDES接收数据涉及到多个数据同步时钟，每个数据同步时钟DCLK经过BUFIO+BUFR送入ISERDES降速模块，该方案的关键是需要控制BUFR复位信号从进入FPGA的IO口到多个BUFR的芯片内部走线延迟，其走线延迟差必须尽可能小于一个数据同步时钟周期，如图5所示。实际硬件设计中BUFR复位信号的走线延迟如表1，BUFR复位时序图如图6所示。

表1

S3、计算BUFR同步复位的最佳延迟值

S3.1、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～31，调节步进为1；

S3.2、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到每一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；

S3.3、任意选取一路二分频处理后的数据同步时钟信号，在本实施例中，取RCLK_B经过全局时钟驱动器BUFG的输出，生成系统时钟rxclk信号；

S3.4、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器(Asynchronous first in first out)，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时钟域下，这样把各个ISERDES模块降速出来的数据data_A、data_B、data_C、data_D同步到系统工作时钟的时钟域下，即得到数据data_a、data_b、data_c、data_d，并送到多通道数据比较模块MDCM(Multichannel datacomparision module)；

S3.5、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过32次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤S3.2；

S3.6、控制中心将数字序列用矩阵SingleDR_SYNC＝[a_n]表示，其中，n＝0～31，a_n＝auto_cmp＝0或1，用a_n＝0代表BUFR复位不稳定，用a_n＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；

通过控制中心对BUFR_RST延迟调节32次，必然会出现BUFR复位不稳定——BUFR复位稳定——BUFR复位不稳定的同步状态变化。通过控制中心找到BUFR复位稳定区间的中心值即为最佳值。理想情况下，数据同步时钟DCLK周期T_DCLK＝1.6ns，ΔT_bufr＝ΔT_max＝t2-t3＝682ps，其一个完整的稳定区间长度DR_SYNC_WIDTH计算如下：

DR_SYNC_WIDTH＝(T_DCLK-△ΔT_bufr)/78ps＝(1.6ns-682ps)/78ps≈13

控制中心对以下两种结果进行分析：对矩阵SingleDR_SYNC进行遍历，如图9所示，BUFR_RST延迟值从0～31调节共经历四个状态：状态1：当复位信号BUFR_RST的延迟值＝0的起始时刻，即图9中DCLK的亚稳态区域NOK1和BUFR_RST的不同步复位区域BUFR_NOK产生交集时，BUFR复位后多通道数据不同步；状态2：BUFR_NOK完全处于t1时间段内，BUFR复位后多通道数据同步(即由不同步到同步)；状态3：区域NOK2与区域BUFR_NOK产生交集，BUFR复位后多通道数据不同步(即由同步到不同步)；状态4：BUFR_RST复位信号在31的结束时刻，BUFR_NOK完全处于t2时间段内，BUFR复位后多通道数据同步。

其统计结果SingleDR_SYNC＝[a_n]＝[0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 11 0 0 0 0 0 0 1 1 1 1 1 1]，其状态变化如图7，由其样本统计结果可得BUFR复位的状态变化过程：不稳定(a_n＝0)——稳定(a_n＝1)——不稳定(a_n＝0)——稳定(a_n＝1)。因此，一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔT_bufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；

如果BUFR_RST延迟值从0～31调节共经历三个状态：状态1：当BUFR_RST复位信号在0起始时刻时，即图9中的BUFR_RST的不同步复位区域BUFR_NOK完全处于t1时间段内，BUFR复位后多通道数据同步；状态2：区域NOK2与区域BUFR_NOK产生交集，BUFR复位后多通道数据不同步(即由同步到不同步)；状态3：BUFR复位延迟调节，复位信号在31的结束时刻，区域BUFR_NOK完全处于t2时间段内，BUFR复位后多通道数据同步(即由不同步到同步)。

其统计结果SingleDR_SYNC＝[a_n]＝[1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 01 1 1 1 1 1 1 1 1 1 1 1 1]，其状态变化如图8，由其样本统计结果可得BUFR复位的状态变化过程：稳定(a_n＝1)——不稳定(a_n＝0)——稳定(a_n＝1)。因此，在无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于4，(其中4是这样得到的：多路BUFR复位信号从进入FPGA到到达多个BUFR的芯片内部路径延迟，比如这边有四路，路径延迟t1/t2/t3/t4，通过计算他们之间的时间差△t，min(△t)/78≈4)，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－10，(在这种情况下，E一般在10～20之间，一段连续的1一段连续的0再一段连续的1，不稳定区间的中心值E和稳定区间的中心值b之间理论上相差了半个数据同步时钟周期，即T_DCLK/(2*78ps)，78ps为IDELAY单元的延迟精度，例如DCLK时钟频率为625MHz，即周期1.6ns，1600ps/2/78ps＝10)。

S4、根据最佳延迟值对复位信号进行延迟调节，再分别送到每一个BUFR中进行同步复位，从而完成多通道数据自校正。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种多通道高速数据接收的同步自校正方法，其特征在于，包括以下步骤：

(1)、将高速多核ADC芯片配置成测试模式，在测试模式下，ADC的每一核均输出一路同频的数据同步时钟信号和一路从0-255依次递增变化的锯齿波串行数据信号，然后将多路的数据同步时钟信号和锯齿波串行数据信号一起输入至FPGA；

(2)、FPGA利用自带的串并转换器ISERDES同时对多路的锯齿波串行数据信号进行接收，同时，每一路数据同步时钟时钟信号又一分为二，一路经过输入时钟驱动器送入至串并转换器ISERDES，另外一路输入至区域时钟驱动器BUFR；

(3)、计算BUFR同步复位的最佳延迟值

(3.1)、设置输入延迟单元IDELAY的初始延迟值为0，延迟值的调节范围0～T，调节步进为1；

(3.2)、BUFR同步复位控制器发送复位信号BUFR_RST_IN至输入延迟单元，根据初始延迟值进行延迟调节，再分别送到一个BUFR中对所有的BUFR进行同步复位，复位后的BUFR再对输入的数据同步时钟信号进行二分频处理，再送入至串并转换器ISERDES；

(3.3)、任意选取一路二分频处理后的数据同步时钟信号，将选出的数据同步时钟信号经过全局时钟驱动器BUFG的输出，生成系统时钟rxclk信号；

(3.4)、串并转换器ISERDES将转换后的多路锯齿波串行数据信号输入至异步先进先出缓存器，再通过异步先进先出缓存器将多路锯齿波串行数据信号同步到系统时钟rxclk信号的时时钟域下，并送到多通道数据比较模块MDCM；

(3.5)、多通道数据比较模块MDCM对同步后的多路锯齿波串行数据信号进行一致性判断，如果多路锯齿波串行数据信号一致，则返回变量auto_cmp＝1给控制中心，反之返回变量auto_cmp＝0给控制中心；然后控制中心判断延迟值的调节范围是否达到上限，如果达到上限，那么经过T+1次调节过后，控制中心得到一组0,...,0,1,1,...,1,0,...,0,1,1,...,1的数字序列；如果未达到上限，则将调节步进增加1，即将延迟值设置为1，再返回到步骤(3.2)；

(3.6)、控制中心将数字序列用矩阵SingleDR_SYNC＝[a_n]表示，其中，n＝0～T，a_n＝auto_cmp＝0和1，用a_n＝0代表BUFR复位不稳定，用a_n＝1代表BUFR复位稳定，多个连续1的数字序列长度代表了BUFR稳定复位区间的长度，多个连续0的数字序列长度代表了BUFR不稳定复位区间的长度；

对矩阵SingleDR_SYNC进行遍历，如果一个稳定复位区间处于两个不稳定复位区间之间，且该稳定复位区间的宽度大于预设的BUFR稳定复位区间阈值ΔT_bufr，则取该稳定复位区间的中心值作为BUFR复位信号的最佳延迟值；

如果无法找到满足处于两个不稳定复位区间之间的稳定复位区间，则寻找处于两个稳定复位区间之间的不稳定复位区间，若该不稳定复位区间的宽度大于W，则取该不稳定复位区间的中心值，并记为参数E，再计算BUFR复位信号的最佳延迟值b＝E－Q，其中，其中，W和Q均为正整数，具体取值根据系统硬件结构确定；

(4)、根据最佳延迟值对复位信号进行延迟调节，再分别送到每一个BUFR中进行同步复位，从而完成多通道数据自校正。