CN113078909B - 一种基于fpga的多通道高速串行lvds数据整序方法及电路 - Google Patents

Abstract

本发明涉及超声数据处理技术领域，尤其涉及一种基于FPGA的多通道高速LVDS数据整序方法及电路。采用如下技术方案：将每片模数转换芯片的每个通道的每个输出端口均在FPGA芯片对应设置一个自动整序模块，每次上电开始时，均由自动整序模块对每个模数转换芯片的每个不同输出端进行时延调整值的精确设定，以克服在不同环境温度下，不同输出端的硬件参数的差异产生的差异性影响。本发明的优点在于：通过每次上电后进行动态最佳时序搜索与调节，有效解决了不同环境温度下、不同电路板、不同FPGA器件间存在时延差异的问题，确保获取采样数据的正确性和稳定性。同时各个通道并行独立整序，不仅能最大程度保证对各个通道差异性的自适应，同时也有效提高整序的效率。

Description

一种基于FPGA的多通道高速串行LVDS数据整序方法及电路

技术领域

本发明涉及超声数据处理技术领域，尤其涉及一种基于FPGA的多通道高速LVDS数据整序方法及电路。

背景技术

随着超声相控阵和全聚焦技术的不断推广应用，支持的探头阵元数、硬件通道数越来越多，同时对直接关系到扫查速度的帧频也是要求越高越好。超声相控阵和全聚焦技术的前端目前已有采用LVDS接口的多通道高速串行模数转换器ADC对接收信号进行采样。由于环境温度、FPGA逻辑资源与时序、以及电路板的差分信号走线差异，容易造成信号传输延迟的差异，影响FPGA端稳定获取正常的高速前端信号数据。

对于超声相控阵和全聚焦技术的仪器来说，通道数一般在32通道以上。需要多片ADC对每个模拟信号通道进行模数转换，得到各通道的并行数字信号。目前已有单片高达8通道LVDS接口的ADC器件可用于对超声相控阵前端接收信号进行采样。LVDS低电压差分信号（Low-Voltage Differential Signaling），是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，其技术核心是采用极低的电压摆幅高速差动传输数据。在采样频率高达100MHz以上时，串行差分信号流在双倍数据速率DDR时的数据流频率达300MHz以上、单倍数据速率SDR时达600MHz以上。温度环境、FPGA逻辑时序、以及电路板的差分信号走线差异，均会产生信号传输延迟差异性，从而影响稳定获取正常的高速串行LVDS信号数据。例如，高速串行输入数据采样串行数据时钟锁存时时序不可靠，或者在串行数据解串为并行数据时，字节边界不稳定时可能出现上一个回波数据的高位出现在下一个数据的低位的异常，这些都可能导致输出的波形错误或者出现异常杂波毛刺等不稳定现象。

目前通常的解决方法是通过在ADC端设置测试码串行输出，在FPGA端的IDELAYE3延迟器进行数据流的固定值精确延迟，再在解串器端进行字识别，从而确定串行数据的字边界，获得正常的并行数据输出。IDELAYE3的固定延迟值通常是通过手动测试获取的特定条件下的理想值。该方法仍然无法解决数据处理异常的问题。

发明内容

本发明的目的在于提供一种基于FPGA的多通道高速串行LVDS数据整序方法机及电路，具体在于提供一种适应不同环境温度、不同电路板、不同FPGA器件的多通道高速串行LVDS数据整序方法及整序电路。

为达到上述目的，本发明采用如下技术方案：一种基于FPGA的多通道高速串行LVDS数据整序方法，包括如下步骤：

S01、将模数转换芯片设置为固定测试码输出模式，并将模数转换芯片各个输出端口输出的串行差分数据测试码分别输出至FPGA内与模数转换芯片的各个输出端一一对应的自动整序模块；每个自动整序模块均至少包括一个数据流延迟器、一个时序调整控制器、一个串并转换模块和一个可控移位转换器，模数转换芯片的输出端口输出的串行差分数据测试码输出至对应自动整序模块的数据流延迟器。

S02、将时序调整控制器的时延调整值输出至数据流延迟器，时序调整控制器的时延调整值初始值为0。

S03、数据流延迟器根据时延调整值将从模数转换芯片输入的串行差分数据测试码进行精确延迟后输出串行数据流至串并转换模块转换成并行数据。

S04、串并转换模块输出的并行数据经过可控移位转换器进行循环移位后输出至时序调整控制器进行测试码的验证，并判断循环移位过程中测试码验证是否正确。

S05、时序调整控制器的时延调整值+1。

S06、若时延调整值不大于511，则重复进行步骤S03~S05，若时延调整值大于511，则进入下一步骤。

S07、选取验证码验证正确的时延调整值以及对应的可控移位转换器的移位状态，以此确定为该模数转换芯片输出端口对应的时序调整控制器和可控移位转换器的参数。

S08、模数转换芯片的各个输出端口对应时序调整控制器和可控移位转换器的参数均确定完成后，将模数转换芯片配置为正常工作模式，并根据步骤S07确定的时序调整控制器和可控移位转换器的参数对高速串行LVDS数据进行处理并从可控位移转换器输出并行数据。

具体的，当步骤S04中对测试码的验证首次出现由不正确转变为正确，则记录该验证正确的时延调整值为时延下限值，当步骤S04中对测试码的验证首次出现由正确转变为不正确时，则记录上一个验证正确的时延调整值为时延上限值，并在步骤S07中取时延下限值和时延上限值的中间值以及该中间值对应的可控移位转换器的移位状态为该模数转换芯片对应的时序调整控制器和可控移位转换器的参数。

具体的，时延下限值和时延上限值的初始值均为0，若对于所有的时延调整值在步骤S04中均验证正确，则记录时延上限值等于511。

具体的，若对于所有的时延调整值在步骤S04中均验证不正确，则对模数转换芯片进行复位并重复步骤S01~步骤S07。

具体的，当步骤S04中对测试码的验证首次出现由正确转变为不正确，并记录下时延上限值后，直接跳到步骤S07进行时序调整控制器和可控移位转换器参数的确定。

一种基于FPGA的多通道高速串行LVDS数据整序电路，包括模数转换芯片和FPGA芯片，其中模数转换芯片为多块，FPGA芯片内设置有与模数转换芯片的输出端口一一对应的自动整序模块，所述自动整序模块包括数据流延迟器、时序调整控制器、串并转换模块和可控移位转换器，模数转换芯片的串行差分数据输出端口连接至数据流延迟器的数据输入端口，时序调整控制器的时延调整值输出连接至数据流延迟器，数据流延迟器的输出端通过串并转换模块与可控移位转换器的输入端连接；所述时序调整控制器内设置有比对模块，比对模块包括测试码输入端、比对输入端和移位脉冲输出端，所述可控移位转换器的输出端连接至时序调整控制器内比对模块的比对输入端，比对模块的移位脉冲输出端连接至可控移位转换器的移位脉冲控制端。

具体的，自动整序模块内还设置有时钟信号处理模块，模数转换芯片的串行数据时钟差分信号和字时钟差分信号连接至时钟信号处理模块，时钟信号处理模块输出串行数据时钟信号、串行数据四分频时钟信号和字时钟信号连接至串并转换模块，输出串行数据四分频时钟信号连接至数据流延迟器，输出字时钟信号连接至时序调整控制器和可控移位转换器。

具体的，上述串并转换模块包括解串器和并行数据位数转换适配模块；时钟信号处理模块输出串行数据时钟信号和串行数据四分频时钟信号连接至解串器，输出串行数据四分频时钟信号连接至并行数据位数转换适配模块的输入时钟信号端，输出字时钟信号连接至并行数据位数转换适配模块的输出时钟信号端。

具体的，模数转换芯片为多通道模数转换芯片，模数转换芯片每个通道均分别输出高六位和低六位的串行数据。

具体的，解串器为八位并行数据输出的解串器，所述并行数据位数转换适配模块为八位转六位的并行数据位数转换适配模块。

本发明的优点在于：通过每次上电后进行动态最佳时序搜索与调节，有效解决了不同环境温度下、不同电路板、不同FPGA器件间存在时延差异的问题，确保获取采样数据的正确性和稳定性。同时各个通道并行独立整序，不仅能最大程度保证对各个通道差异性的自适应，同时也有效提高整序的效率。

附图说明

附图1为实施例中基于FPGA的多通道高速串行LVDS数据整序方法中模数转换芯片单个输出端口的整序流程图；

附图2为实施例中基于FPGA的多通道高速串行LVDS数据整序电路中模数转换芯片单个输出端口的整序电路连接原理图。

具体实施方式

参照图1-2，一种基于FPGA的多通道高速串行LVDS数据整序方法，包括如下步骤：

S01、将模数转换芯片设置为固定测试码输出模式，并将模数转换芯片各个输出端口输出的串行差分数据测试码分别输出至FPGA内与模数转换芯片的各个输出端一一对应的自动整序模块；每个自动整序模块均至少包括一个数据流延迟器、一个时序调整控制器、一个串并转换模块和一个可控移位转换器，模数转换芯片的输出端口输出的串行差分数据测试码输出至对应自动整序模块的数据流延迟器。

S02、将时序调整控制器的时延调整值输出至数据流延迟器，时序调整控制器的时延调整值初始值为0。

S03、数据流延迟器根据时延调整值将从模数转换芯片输入的串行差分数据测试码进行精确延迟后输出串行数据流至串并转换模块转换成并行数据。

S04、串并转换模块输出的并行数据经过可控移位转换器进行循环移位后输出至时序调整控制器进行测试码的验证，并判断循环移位过程中测试码验证是否正确。

S05、时序调整控制器的时延调整值+1。

S06、若时延调整值不大于511，则重复进行步骤S03~S05，若时延调整值大于511，则进入下一步骤。

S07、选取验证码验证正确的时延调整值以及对应的可控移位转换器的移位状态，以此确定为该模数转换芯片输出端口对应的时序调整控制器和可控移位转换器的参数。

S08、模数转换芯片的各个输出端口对应时序调整控制器和可控移位转换器的参数均确定完成后，将模数转换芯片配置为正常工作模式，并根据步骤S07确定的时序调整控制器和可控移位转换器的参数对高速串行LVDS数据进行处理并从可控位移转换器输出并行数据。

上述步骤S04中，串并转换模块输出并行数据至可控移位转换器后，可控移位转换器先将该并行数据直接输出至时序调整控制器进行比对，若该并行数据与测试码一致，则认为该时延调整值下可控移位转换器的移位状态为0，并认为该时延调整值测试码验证正确，即无需进行移位转换，若并行数据与测试码不一致，则由时序调整控制器向可控移位转换器发出移位脉冲使可控移位转换器将串并转换模块输出的并行数据执行一次循环右移，然后再输出至时序调整控制器进行测试码的比对，再根据比对的结果决定是否需要控制可控移位转换器进行连续移位，若可控移位转换器在对并行数据进行一个完整的循环移位过程中，可控移位转换器输出的并行数据均与测试码不一致，则判断该时延调整值测试码验证不正确。如本实施例中，串并转换模块输出六位并行数据，则可控移位转换器最多进行五次移位，时序调整控制器最多进行六次并行数据与测试码的比对。

具体的，当步骤S04中对测试码的验证首次出现由不正确转变为正确，则记录该验证正确的时延调整值为时延下限值，当步骤S04中对测试码的验证首次出现由正确转变为不正确时，则记录上一个验证正确的时延调整值为时延上限值，并在步骤S07中取时延下限值和时延上限值的中间值以及该中间值对应的可控移位转换器的移位状态为该模数转换芯片对应的时序调整控制器和可控移位转换器的参数。

具体的，时延下限值和时延上限值的初始值均为0，若对于所有的时延调整值在步骤S04中均验证正确，则记录时延上限值等于511。

具体的，若对于所有的时延调整值在步骤S04中均验证不正确，则对模数转换芯片进行复位并重复步骤S01~步骤S07。

具体的，当步骤S04中对测试码的验证首次出现由正确转变为不正确，并记录下时延上限值后，直接跳到步骤S07进行时序调整控制器和可控移位转换器参数的确定。

本实施例中一种基于FPGA的多通道高速串行LVDS数据整序方法所用到的电路，包括模数转换芯片和FPGA芯片，其中模数转换芯片为多块，FPGA芯片内设置有与模数转换芯片的输出端口一一对应的自动整序模块，所述自动整序模块包括数据流延迟器、时序调整控制器、串并转换模块和可控移位转换器，模数转换芯片的串行差分数据输出端口连接至数据流延迟器的数据输入端口，时序调整控制器的时延调整值输出连接至数据流延迟器，数据流延迟器的输出端通过串并转换模块与可控移位转换器的输入端连接；所述时序调整控制器内设置有比对模块，比对模块包括测试码输入端、比对输入端和移位脉冲输出端，所述可控移位转换器的输出端连接至时序调整控制器内比对模块的比对输入端，比对模块的移位脉冲输出端连接至可控移位转换器的移位脉冲控制端。

其中，上述模数转换芯片为八通道模数转换芯片，模数转换芯片每个通道均分别输出高六位和低六位的串行数据；即，单片模数转换芯片可以采集八个通道的模拟信号并转换为八路十二位的高速串行LVDS数据，其中每路十二位高速串行LVDS数据均包括高六位和低六位两个端口进行输出，且输出为差分数据，即单片模数转换芯片共输出16对串行差分数据，对应的，FPGA芯片中对每片模数转换芯片均设置16个并行处理的自动整序模块进行数据处理。根据实际使用情况设置模数转换芯片的个数，如对于32通道的相控阵全聚焦数据采集系统，则需要四片八通道的模数转换芯片，对应的，FPGA内需要设置64个并行处理的自动整序模块进行对应。对于每片模数转换芯片的16个差分数据输出端口，在通过自动整序模块进行整序时，均采用上述整序方法进行整序，对于不同模数转换芯片不同通道不同输出端输出的差分数据，且对应不同的自动整序模块，均各自进行时序调整控制器的时延调整值和可控移位转换器的移位状态进行确定，可有效避免不同模数转换芯片不同通道不同输出端对应不同的自动整序模块所产生的时延差异对数据处理产生的影响，大大提高对多通道高速串行LVDS数据的高速、精确处理，提高超声相控阵全聚焦图像成像的正确性和稳定性。

具体的，上述自动整序模块内还包括有时钟信号处理模块，模数转换芯片的串行数据时钟差分信号和字时钟差分信号连接至时钟信号处理模块，时钟信号处理模块输出串行数据时钟信号、串行数据四分频时钟信号和字时钟信号连接至串并转换模块，输出串行数据四分频时钟信号连接至数据流延迟器，输出字时钟信号连接至时序调整控制器和可控移位转换器。

具体的，上述串并转换模块包括解串器和并行数据位数转换适配模块；时钟信号处理模块输出串行数据时钟信号和串行数据四分频时钟信号连接至解串器，输出串行数据四分频时钟信号连接至并行数据位数转换适配模块的输入时钟信号端，输出字时钟信号连接至并行数据位数转换适配模块的输出时钟信号端。

其中，上述解串器为八位并行数据输出的解串器，并行数据位数转换适配模块为八位转六位的并行数据位数转换适配模块；解串器将数据流延迟器输出的六位串行数据转换为八位并行数据输出，再由并行数据位数转换适配模块将八位并行数据转换为六位并行数据输出至可控移位转换器。

当然，以上仅为本发明较佳实施方式，并非以此限定本发明的使用范围，故，凡是在本发明原理上做等效改变均应包含在本发明的保护范围内。

Claims (5)

1.一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：包括如下步骤：

S01、将模数转换芯片设置为固定测试码输出模式，并将模数转换芯片各个输出端口输出的串行差分数据测试码分别输出至FPGA内与模数转换芯片的各个输出端一一对应的自动整序模块；每个自动整序模块均至少包括一个数据流延迟器、一个时序调整控制器、一个串并转换模块和一个可控移位转换器，模数转换芯片的输出端口输出的串行差分数据测试码输出至对应自动整序模块的数据流延迟器；

S02、将时序调整控制器的时延调整值输出至数据流延迟器，时序调整控制器的时延调整值初始值为0；

S03、数据流延迟器根据时延调整值将从模数转换芯片输入的串行差分数据测试码进行精确延迟后输出串行数据流至串并转换模块转换成并行数据；

S04、串并转换模块输出的并行数据经过可控移位转换器进行循环移位后输出至时序调整控制器进行测试码的验证，并判断循环移位过程中测试码验证是否正确；

S05、时序调整控制器的时延调整值+1；

S06、若时延调整值不大于511，则重复进行步骤S03~S05，若时延调整值大于511，则进入下一步骤；

S07、选取验证码验证正确的时延调整值以及对应的可控移位转换器的移位状态，以此确定为该模数转换芯片输出端口对应的时序调整控制器和可控移位转换器的参数；

S08、模数转换芯片的各个输出端口对应时序调整控制器和可控移位转换器的参数均确定完成后，将模数转换芯片配置为正常工作模式，并根据步骤S07确定的时序调整控制器和可控移位转换器的参数对高速串行LVDS数据进行处理并从可控位移转换器输出并行数据。

2.根据权利要求1所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：当步骤S04中对测试码的验证首次出现由不正确转变为正确，则记录该验证正确的时延调整值为时延下限值，当步骤S04中对测试码的验证首次出现由正确转变为不正确时，则记录上一个验证正确的时延调整值为时延上限值，并在步骤S07中取时延下限值和时延上限值的中间值以及该中间值对应的可控移位转换器的移位状态为该模数转换芯片对应的时序调整控制器和可控移位转换器的参数。

3.根据权利要求2所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：所述时延下限值和时延上限值的初始值均为0，若对于所有的时延调整值在步骤S04中均验证正确，则记录时延上限值等于511。

4.根据权利要求3所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：若对于所有的时延调整值在步骤S04中均验证不正确，则对模数转换芯片进行复位并重复步骤S01~步骤S07。

5.根据权利要求2所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：当步骤S04中对测试码的验证首次出现由正确转变为不正确，并记录下时延上限值后，直接跳到步骤S07进行时序调整控制器和可控移位转换器参数的确定。

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