KR20020013934A - 병렬 아날로그-디지털 변환기 - Google Patents

Abstract

병렬 ADC 장치에서, 다수의 ADC(13₁, 13₂, 13₃, 13₄)는 병렬식으로 동작하고, 각 ADC에서 변환 프로세스는 다른 ADC에서의 프로세스와 오버랩된다. 다수의 ADC 및, 표본이 발생되고 ADC에서 새로운 변환 프로세스가 주기적으로 시작되는 표본화 주기는, 매순간 하나 이상의 ADC(13₅)가 유휴 상태가 되어 어떤 변환도 수행하지 않도록 선택된다. 하나의 ADC에 의해 변환이 수행될 후, 다음 표본 값이 이 ADC에 의해 변환되었는지, 또는 유휴 상태인 잔여 ADC에 의해 변환되었는지를 선택할 수 있다. 이러한 선택은 랜덤한 방식 또는 의사-랜덤 방식으로 수행될 수 있다. ADC의 변환 특성 차에 의해 유발된 출력 신호의 오차가 주파수 도메인에 분포된 선택 프로세스에 의한 것이기 때문에, 표본 값의 변환을 수행하도록 다음 소자 장치를 선택함으로써 바람직하지 않은 톤을 포함하며, 잔여 ADC가 없는 병렬 ADC 장치의 복합 출력 신호에 존재할 수도 있는 왜곡 패턴이 잡음으로 변형된다.

Description

병렬 아날로그-디지털 변환기{A PARALLEL ANALOG-TO-DIGITAL CONVERTER}

무선 통신 장치에서, 인입(incoming) 신호는 종종 디지털 형태로 변환되어야 한다. 또한, 무선 통신 장치에서 발생된 디지털 신호는 종종 아날로그 형태로 변환되어야 한다. 이러한 통신에서 이용되는 통상적인 간단한 회로의 구성도가 도 1에 도시된다. 아날로그-디지털 변환기(ADC)(1)는 라인(5)에 접속되며, 도시되지 않은 이용자 회로와 통신하는 신호 프로세서(processor)(9)에 디지털 데이터를 전달하여 이용자 회로에 정보가 포워드(forward)된다. 실제 실시예에서, ADC는 항상 에러(error)가 있는 전달 기능을 갖는다. 그 결과 에러는 신호대 잡음비(SNR) 및 스퓨리어스 자유 다이내믹 레인지(spurious free dynamic range)(SFDR)와 관련하여 성능을 저하시킨다. 통상적인 애플리케이션(apllication)에서, 라인(5)은 안테나(10)를 이용하는 무선 주파수 수신용 장치(8)에 접속된다.

단일 아날로그-디지털 변환기는 어떤 애플리케이션에서는 너무 느릴 수 있다. ADC 셀 또는 ADC 채널이라 불리는 다수의 단일 또는 개별 ADC가 배치되어 주기적인 프로세스에서 연속적으로 표본 값을 변환시키고, 각 셀에서의 변환은 다른 셀에서의 변환과 동시에 수행되거나 다른 셀에서의 변환에 맞추어서 멀티플렉스(multiplex)되며, 변환 프로세스는 연속적으로 표본화된 아날로그 값에 대해 연속적으로 시작된다. 이러한 복합 장치를 병렬 ADC 장치(PSA-ADC)라 하고, 이는 Christer M. Svensson 등에 의한 미국 특허 5,585,769에 기술된다. 도 2에는 m개의 병렬 채널을 가진 병렬 ADC 장치가 개략적으로 도시된다. 시간 제어 유니트(15)로 부터의 클록 신호에 의해 제어되는 표본 유지 회로(11₁, 11₂, ..., 11_m)(각 ADC(13₁, 13₂, ..., 13_m)에 대해 각각 하나임)의 스위치를 연속적으로 폐쇄함으로써 입력 아날로그 신호 V_S가 표본화되어, 각각의 표본 유지 회로에 유지되거나 저장되는 순시 값 V_S이 발생된다. 표본 유지 회로에 접속된 ADC는 표본 유지 회로에 저장된 값과 기준 값을 비교한다. ADC가 출력 라인 상의 출력 워드(word)를 멀티플렉서(multiplexer)(17)에 전달하고, 멀티플렉서로부터의 디지털 워드 흐름이 전체 장치의 출력으로 획득된다. 그러므로, 복합 장치로의 총 신호 정보의 대역폭은 단일 ADC 채널의 대역폭의 배가 될 것 이다.

도 3에는, 도 2의 복합 ADC 장치의 변환 프로세스의 타이밍(timing) 다이아그램이 도시된다. 각각의 ADC에 대해, 표본 값의 변환이 수행되는 길이 t_c의 시간 주기가 있고, 후속하여 길이가 0일 수도 있는 19로 표시된 짧은 중간 시간 주기가 있다는 것을 알 수 있다.

각 채널은 주파수 f_c를 이용하여 변환 프로세스를 반복하므로, 변환 시간 t_c는 1/f_c보다 작은데, 즉, 1/f_c> t_c이다. 장치의 총 변환 주파수는 f_c,tot= mㆍf_c이다. ADC 장치에는, 충분한 수의 병렬 셀이 배치되어 총 변환 주파수가 필요한 만큼 높아진다. 도 3에서 경사진 선은 ADC셀의 타임 스큐(skew)를 나타나고, 이는 연속되는 셀 간의 시작 시간에 의해 결정되며, 기울기는 1/(mㆍf_c)와 같다. ADC 장치는 총 변환 주파수 f_c,tot를 갖어야 하며, 변환 시간이 단일 셀에 대해서 t_c라면, 필요한 병렬 셀의 수 m은 m = f_c,tot/f_c= f_c,totㆍ(1/f_c) > f_c,totㆍt_c이며, m은 일반적으로 이런 상태를 안정하게 하는 최소 정수가 되도록 선택된다.

이런 병렬 ADC 장치의 셀은 항상 설정된 연속적인 순서대로 동작한다. 게다가, 병렬 ADC 장치에서 개별 변환기는 지터(jitter) 및 이득 에러와 같은, 다른 변환기 소자의 특성 또는 계통 에러와 구별되는 특성 또는 계통 에러를 각각 갖을 것이다. 이러한 것은 병렬 ADC 장치의 출력 신호에 바람직하지 않은 톤(tone), 예를 들어 xㆍf_c±f_in(여기에서, x는 정수이고 f_in은 개별 ADC 채널의 에러를 나타내는 주파수)에 대응하는 주파수를 가진 톤을 발생시킬 것이다. 일반적으로, 이러한 패턴은 복합 ADC 장치의 다이내믹 레인지(dynamic range)를 제한할 것이다.

본 발명은 병렬 아날로그-디지털 변환기에 관한 것으로서, 특히, 독립적으로 동작하는 병렬 프로세스(process)로 아날로그 값을 디지털 값으로 변환하는 방법에 관한 것이다.

이제, 본 발명은 첨부된 도면을 참조하여 비 제한적인 실시예로 기술된다.

도 1은 무선 신호를 수신하기 위한 장치의 구성도이다.

도 2는 병렬 ADC 장치의 블록 다이아그램이다.

도 3은 병렬 ADC 장치의 셀 변환 시간을 도시하는 다이아그램이다.

도 4는 유휴 변환 채널을 가진 병렬 ADC 변환기의 블록 다이아그램이다.

도 5는, 도 4의 병렬 ADC 장치의 셀 변환 시간을 도시하는 다이아그램이다.

도 6은, 도 4의 병렬 ADC 장치에서 이용된 시간 제어 유니트의 블록 다이아그램이다.

도 7은 유휴 채널이 없는 병렬 ADC에서 획득된 출력 코드의 모의 히스토그램이다.

도 8은 유휴 채널이 있는 병렬 ADC에서 획득된 출력 코드의 모의 히스토그램이다.

본 발명의 목적은 다이내믹 레인지가 증가된 병렬 ADC 장치를 제공하는 것이다.

다른 목적은, 소자 ADC의 특성 차(difference)에 의해 발생되는 바람직하지 않은 톤의 진폭을 감소시키는 병렬 ADC 장치를 제공하는 것이다.

병렬 ADC 장치에는, 설정된 표본 주기 또는 표본화 주파수를 이용하여 입력 아날로그 신호으로부터 주기적으로 표본화된 아날로그 값에서 디지털 값을 결정하기 위하여 병렬식으로 동작하는 다수의 소자 변환 장치가 제공된다. 소자 장치 수 및 표본화 주기/주파수는, 매순간 하나 이상의 소자 변환 장치가 유휴 상태가 되어 어떤 변환도 수행하지 않도록 선택된다. 소자 장치에 의해 변환이 수행된 후, 다음 표본 값은 이러한 소자 장치나 예비 유휴(idling) 소자 장치에 의해 변환된다. 변환을 수행하기 위하여 다음 소자 장치를 선택하는 것은 어떤 신호 패턴을 제공하는 선택 발생기에 의해 제어된다. 이러한 신호 패턴은 실제로 선택을 수행하는 선택기를 제어한다. 선택 발생기는 랜덤(random)하게 분산된 일련의 수, 또는, 의사 랜덤 발생기로부터 획득된 것과 같은 긴 반복 주기를 갖는 시퀀스를 제공할 수 있다. 또한, 어떤 경우에는 0, 1, 0, 1,...과 같은 짧은 주기를 갖는 시퀀스도 이용될 수 있다.

랜덤한 방식으로, 또는 충분한 주기를 갖는 계통 방식으로 변환을 수행하도록 다음 소자 장치의 선택을 제어함으로써, 바람직하지 않은 톤을 갖는 병렬 ADC 장치의 복합 출력 신호 패턴은 잡음으로 변형된다. 소자 장치의 서로간의 변환 특성 차에 의해 유발된 에러의 총 에너지는 유휴 소자 장치가 없는 ADC와 대략 같지만, 상기 에러는 주파수 도메인(domain)에 분산된다. 어떤 경우에는 상기 특성 차에 의해 유발된 잡음이 양자화 잡음보다 낮을 수도 있다.

도 4에는, 도 2와 관련하여 도시된 종래 기술의 장치와 일반적으로 유사하지만 (m+1)개의 병렬 채널을 가진 병렬 ADC 장치가 개략적으로 도시된다. 도면에서 m은 4로 선택되지만, 일반적으로 m은 1 이상의 수 이다. 입력 아날로그 신호 V_S는, 시간 제어 유니트(15')로 부터의 클록 신호에 의해 제어되는 표본 유지 회로(11₁, 11₂, ..., 11_m+1)(각 ADC(13₁, 13₂, ... 13_m+1)에 대해서 각각 하나임)에 의해 표본화되어, 각각의 표본 유지 회로에 유지되거나 저장되는 아날로그 신호 순시 값이 발생된다. 클록 신호가 일정한 율(rate)로 발생되어 주기적 발생 시간에 따라 아날로그 입력 신호가 표본화된다. 표본 유지 회로에 접속된 ADC는 표본 유지 회로에 보유된 값을 기준 값과 비교한다. ADC는 출력 라인 상의 출력 워드를 멀티플렉서(17)로 전달하고, 표본화 율과 동일한 율을 갖는 멀티플렉스로부터의 디지털 워드 흐름이 전체 장치의 출력으로 획득되며, 각각의 출력 디지털 워드는 출력 워드가 전달되기 전의 변환 장치의 설정된 주기, 대기 시간 또는 지연 주기에서의 입력 아날로그 신호를 나타낸다.

도 5에, 변환 프로세스를 예시하는 타이밍 다이아그램이 도시된다. 특히, 각각의 ADC에 대해서 표본 값 변환이 실행되는 길이 t_c의 시간 주기가 있다는 것을 알 수 있다. 그러므로, 각각의 채널은 최대 주파수 f_c,max= 1/t_c를 이용하여 변환 프로세스를 반복한다. 그러나, 각 순간마다 m개의 ADC 셀만 병렬식으로 동작하며, 이러한 것은 각 순간마다 일부 ADC 셀은 항상 유휴 상태라는 것을 의미한다. 전체 장치의 변환 주파수는 f_c,tot≥mㆍf_c,max이며, 이는 도 3의 경사진 선의 기울기에 의해 결정된다. 각각의 개별 셀은, 유휴일 때만 제외하고, f_c= f_c,tot/m ≤f_c,max의 율로 동작한다. (m+1)개의 셀 상태는 부등식 m ≥f_c,tot/f_c,max= f_c,totㆍt_c, 그러므로 m+1 ≥f_c,totㆍt_c+1 로부터 획득된다. 셀의 수(m+1)은 일반적으로 상기 상태를 만족시키는 최소 정수가 되도록 선택될 수 있다.

5개의 병렬 채널이 이용되므로 m = 4 인 도 5의 실시예에서, 변환을 시작하기 위한 클록 신호는 시간 t₁, t₂, t₃, ... 에서 일정한 율로 제공된다. 채널(1)은 시간 t₁에서 표본 값을 변환하기 시작하고, 채널(2)은 연속하는 시간 t₂에서 변환하기 시작하며, 채널(3)은 시간 t₃에서 변환하기 시작하고, 그리고 채널(4)은 시간 t₄에서 변환하기 시작한다. 다음 시간 t₅에서, 채널(1)의 변환이 완료되고 채널(5)이 시작되지 않으므로, 두 채널(1 및 5) 모두 다음 아날로그 표본 값을 변환하는데 이용될 수 있다. 채널 선택은, 우선 계통적 방식으로 수행되고, 두 번째로 각각의 난수 발생기 또는 의사-난수 발생기로부터의 신호를 근거로 하는 랜덤한 방식 또는 적어도 의사-랜덤한 방식으로 수행된다.

통상적으로, 의사-난수 발생기는 설정된 방식으로 서로 접속되는 일련의 시프트 레지스터로서 만들어져 의사 난수 2진 시퀀스 발생기, 즉, PRBS-발생기가 획득될 수 있다. 발생기가 논리적으로 1을 나타내는 출력 신호를 발생시키면, 최단 시간동안 새로운 표본 값을 수신할 준비가 된 채널이 선택된다. 발생기가 논리적으로 0을 나타내는 출력 신호를 발생시키면, 최장 시간동안 새로운 표본 값을 수신할 준비가 된 채널이 선택된다.

그러므로, 도 4의 시간 제어 유니트는 선택을 제어하는 발생기를 포함해야 한다. 도 6의 시간 제어 유니트의 블록 다이아그램에서, 발생기는 랜덤하게 분산된 2진 시퀀스 "0" 및 "1"를 제공하는 난수 발생기(21)이다. 상기 비트는 클록 신호 발생기(23)로 부터의 클록 신호에 의해 한정될 때 제공된다. 또한, 클록 신호는,변환 동작을 수행하는 때의 활동 채널 수를 주기적 시퀀스에 보유하는 4개의 레지스터(25: 25₁, 25₂, 25₃, 25₄)를 제어한다. 1:4 선택기(27) 및 4:1 선택기(29)는 활동 채널을 위한 4개의 레지스터(25: 25₁, 25₂, 25₃, 25₄)의 입력부와 출력부에 각각 접속된다. 선택기(27, 29)의 제어 입력부는 클록 신호 발생기(23)에 접속되어 클록 신호에 의해 제어되고, 그 결과 선택기는 각각의 클록 펄스에 대해 주기적으로 한 단계씩 바뀐다.

다른 레지스터(31)는 현재 활동하지 않거나 유휴 상태인 채널의 수를 항상 보유한다. 유휴 채널용 레지스터의 출력부는 2:1 선택기(33)의 한 입력부에 접속되고, 또한 상기 선택기(33)의 다른 입력부는 레지스터(25)의 출력부에 있는 4:1 선택기(29)의 출력부로 부터의 라인을 수신한다. 이러한 2:1 선택기는 선택 발생기(21)의 신호에 의해 제어되는 2:1 선택기의 한 입력부에서 채널 수를 포워드하도록 제어되어, 2진수 "0"을 위한 4:1 선택기(29)로부터의 입력 수 및, 2진수 "1"을 위한 레지스터(31)로부터의 입력 수를 포워드한다. 선택된 채널 수는 2:1 선택기(33)의 출력부에서 포워드되어, 지연 회로(35)를 경유하여, 클록 신호 발생기(23)에 접속된 입력부 및 도 4에 도시된 표본 유지 회로(11₁,...)에 접속된 5개의 출력부를 가진 1:5 선택기(37)를 제어한다.

유휴 채널용 레지스터와 현재 자신의 변환 동작을 완료한 채널을 보유하는 레지스터의 내용이 상호 교환되는 것을 허용하기 위하여 중간 레지스터(35)가 제공되며, 여기에서 2개의 선택기(27, 29)에 의해 현재 선택된 채널 수가 저장된다. 그러므로, 중간 레지스터(35)의 입력부는 레지스터(25)의 출력부 상에 있는 4:1 레지스터 출력부에 접속된다. 중간 레지스터(31)의 출력부는 유휴 채널용 레지스터(31)에 접속된 제어 회로(41)를 경유하고, 제어 회로(41)는 선택 발생기(21)에 접속되어 비트 시퀀스를 수신한다. 또한, 유휴 채널용 레지스터(31)의 출력부는 제어 회로(43)를 경유하여 레지스터(25)의 입력부 상에 있는 1:4 선택기(27)의 입력부에 접속된다.

시간 제어 유니트(15)의 동작은 다음과 같다. 클록 신호 발생기(23)에 의해 새로운 클록 펄스가 발생될 때, 클록 신호는 출력 1:5 선택기(37)를 경유하여 1:5 선택기의 j번째 선택된 출력부 및, 선택된 채널을 위한 표본 유지 회로(11_j)에 접속된다. 이제, j번째 채널에서 변환 프로세스가 시작된다. 클록 펄스는 활동 채널용 레지스터(25)의 입/출력부에 있는 두 선택기(27, 29)를 주기적인 순서에 따라 다음 레지스터(25_i)로 이동시킨다. 레지스터(25_i)는 클록 펄스 전에 짧은 시간 주기인 변환 시간이 완료된 2개의 선택기에 의해 선택된다. 상기 레지스터(25_i)에 저장된 채널 수는 2:1 선택기(33)의 입력부에 공급되고, 2:1 선택기의 다른 입력부는 레지스터(31)로부터 유휴 채널의 수를 제공받는다. 2:1 선택기의 위치는, 클록 신호를 수신할 때 새로운 비트를 출력시키는 선택 발생기(21)의 출력 신호에 의해 제어된다. 준비 채널 수 및 유휴 채널 수 중에서 선택된 수가 지연 회로(35)를 경유하여 출력 선택기(37)에 제공되어, 선택기 위치를 정정 출력부로 바꾼다. 준비 채널의 수는 중간 레지스터(39)에 복사된다. 유휴 채널용 레지스터(31)에 저장된 채널 수는 선택 발생기(21)의 출력 비트에 응답하여 제어 유니트(41, 43)에 의해 제어되는 바와 같이, 논리적으로 "1"을 나타내는 비트만을 위하여 활동 채널 레지스터(25)의 입력부에 있는 선택기(27)에 의해 선택된 레지스터(25_i)에 복사된 후, 중간 레지스터(39)에 저장된 채널 수가 유휴 채널용 레지스터(31)에 복사된다.

전술된 바와 같이, 병렬 ADC 장치는 지터 및 이득 에러와 같은 계통적 에러를 갖는데, 즉, 개별 ADC는 서로 구별되는 특징을 갖고, 예를 들어, 이득은 개별 ADC에 대해서 서로 다르다. 계통 에러 또는 차는, 복합 ADC 장치의 결합 신호를 출력시킬 시에 바람직하지 않은 톤을 발생시킨다. 이러한 톤은 병렬 ADC 장치의 다이내믹 레인지를 제한한다. 변환이 수행되는 다음 채널이 랜덤한 방식으로 또는 계통적 방식으로 선택되어 2개 이상의 개별 ADC 사이에서 충분한 주기를 가질 때, 신호 왜곡이라 불리는 바람직하지 않은 톤의 패턴은 잡음으로 변형된다. 에러의 총 에너지는 대략 같지만, 그 특성이 전체적으로 변한다. 이제, 에러는 주파수 도메인에 분산되고 어떤 피크(peak)로 모아지지 않는다. 어떤 경우에, 잡음은 양자화 잡음보다 낮을 수 있어, 실제로 잡음은 보이지 않는다. 이러한 것은 도 7 및 도 8의 히스토그램으로 도시된다. 그러므로, 도 7의 출력 코드의 모의 히스토그램은 도 2에 도시된 바와 같이 구성된 통상적인 병렬 ADC로부터 획득된 것을 도시한다. 도입부에 이미 설명된 바와 같이, 일부 출력 코드는 반복적인 방식으로 다른 코드 보다 더욱 빈번하거나 덜 빈번하다는 것을 알 수 있다. "출력 코드"란 용어는 ADC 장치의 디지털 출력 값을 나타낸다. 도 8의 출력 코드 히스토그램은 도 7의 히스토그램에서이용된 입력 신호와 동일한 입력 신호를 이용하여 시뮬레이션(simulation)함으로써 획득되고, 유휴 채널을 가진 병렬 ADC는 전술된 방식으로 동작한다. 이 히스토그램은 도 7의 히스토그램보다 훨씬 매끄럽고, 특히, 다른 값보다 훨씬 빈번하거나 또는 훨씬 덜 빈번한 값이 없다는 것을 알 수 있다.

Claims (4)

1. 설정된 표본화 주기가 주기적으로 반복될 때 아날로그 신호로부터 연속적으로 표본화된 아날로그 값에서 디지털 값을 결정하기 위하여 병렬식으로 동작하는 설정된 수의 소자 변환 장치를 포함하는 병렬 변환 장치로서, 상기 각각의 소자 장치가 상기 표본화 주기보다 작거나 같은 변환 시간 주기 후에, 상기 병렬 변환 장치의 출력부에 표본화된 아날로그 값을 나타내는 디지털 값을 제공하도록 배치되는 병렬 변환 장치에 있어서,

   상기 설정된 수와 상기 표본화 주기는, 매순간 하나 이상의 소자 변환 장치가 유휴 상태가 되어 아날로그 값에서 디지털 값을 결정하지 않도록 선택되며, 선택 발생기는 선택기에 출력 신호를 제공하도록 접속되는데, 상기 선택기는 상기 소자 변환 장치의 변환 주기 후에 상기 소자 변환 장치와, 유휴 상태인 하나 이상의 변환 장치 중에서 하나를 선택하도록 배치되어 다음 아날로그 값에서 디지털 값을 결정하기 시작하는 것을 특징으로 하는 병렬 변환기.
2. 제 1 항에 있어서,

   상기 선택 발생기는 랜덤한 형태 또는 의사 랜덤한 형태인 것을 특징으로 하는 병렬 변환기.
3. 설정된 표본화 주기가 주기적으로 반복될 때 아날로그 값을 제공하도록 아날로그 신호를 표본화하는 단계,

   각각의 아날로그 값에 대해 디지털 값을 결정하는 단계로서, 상기 결정은 독립적으로 작동하는 병렬 프로세스의 설정된 수 만큼 수행되며, 병렬 프로세스 중 하나에서 디지털 값을 결정할 때 마다 상기 표본화 주기보다 작거나 같은 설정된 변환 시간 주기를 필요로 하는, 각각의 아날로그 값에 대해 디지털 값을 결정하는 단계 및,

   결정된 디지털 값을 시퀀스로 결합시키는 단계를 포함하는 아날로그 신호를 디지털 값 시퀀스로 변환하는 방법에 있어서,

   아날로그 값이 표본화되고 다음 병렬 프로세스가 시작되어 디지털 값을 결정하는 순간에, 둘 이상의 병렬 프로세스에서 랜덤한 방식이나 계통적 방식으로 선택되지 않은 병렬 프로세스(들)를 선택하여 아날로그 값이 다시 표본화 될 때 까지 어떤 디지털 값도 결정하지 않는 것을 특징으로 하는 아날로그 신호를 디지털 값 시퀀스로 변환하는 방법.
4. 제 3 항에 있어서,

   상기 선택 단계는, 상기 시작 순간 전의 표본화 주기에서 디지털 값의 결정을 완료한 하나의 병렬 프로세스 및, 상기 표본화 주기 동안 어떤 디지털 값도 결정하지 않는 하나 이상의 병렬 프로세스 중에서 수행되는 것을 특징으로 하는 아날로그 신호를 디지털 값 시퀀스로 변환하는 방법.