ITTO20070189A1 - "circuito per la programmazione del tempo di campionamento in un convertitore analogico/digitale multicanale" - Google Patents

Description

"Circuito per la programmazione del tempo di campionamento in un convertitore analogico/digitale multicanale"

TESTO DELLA DESCRIZIONE

Campo dell'invenzione

L'invenzione si riferisce alle tecniche per realizzare funzioni di conversione analogico/digitale, ossia la conversione di segnali analogici in segnali digitali (o "numerici").

Descrizione della tecnica nota

Oggigiorno, nella maggior parte dei microcontrollori (Microcontroller Units o MCU) si utilizza un singolo convertitore analogico/digitale (ADC) collegato a diversi ingressi tramite un multiplexer analogico. 1/utilizzatore ha di solito la possibilità di programmare un registro del tempo di campionamento con un valore identico per tutti i canali analogici del convertitore; questo tempo di campionamento non può essere modificato durante la scansione dei canali sottoposti a conversione.

Di solito, i dispositivi collegati ai vari ingressi del convertitore hanno però impedenze eterogenee fra loro e, di conseguenza, richiederebbero un tempo di campionamento (ossia una durata dell'azione di campionamento) diversa da canale a canale.

Se l'utilizzatore desidera convertire un singolo canale che ha un particolare tempo di campionamento, l'utilizzatore stesso è in grado di regolare il tempo di campionamento prima di iniziare l'azione di conversione in modo da adattare il valore del tempo di campionamento secondo l'impedenza di uscita del dispositivo collegato al canale.

Se invece si desidera convertire più canali operando in un modo di scansione (scan mode), è possibile stabilire un tempo di campionamento identico per tutti i canali sottoposti a conversione senza tener in conto il fatto che ai vari canali saranno collegati dispositivi diversi, con impedenze di uscita differenti. In questo modo, l'utilizzatore può programmare il registro del tempo di campionamento in modo da allinearlo con le esigenze della sorgente che, fra quelle collegate al convertitore, presenta l'impedenza più elevata e dunque richiede il tempo di campionamento più lungo. Questo dà origine a un campionamento che è adattato al caso peggiore.

In ogni caso non sussiste la possibilità di variare durante il funzionamento (ossia "run time") il tempo di campionamento secondo il canale da convertire, in particolare quando i vari canali richiedono tempi di campionamento diversi.

Per mitigare questo inconveniente è possibile pensare di convertire gli ingressi operando per gruppi che hanno la stessa impedenza. Chiaramente questa soluzione riduce il grado di flessibilità della funzione di scansione.

Scopo e sintesi dell'invenzione

Sussiste dunque l'esigenza di disporre di soluzioni che consentano di adattare, in particolare operando durante il funzionamento (run time) e/o in modo distinto per ogni singolo canale, il tempo di campionamento dei canali di un convertitore analogico/digitale multicanale secondo il canale da convertire. Tutto questo in modo da conseguire una maggiore efficienza nella selezione del tempo di campionamento e minimizzando i tempi richiesti per la conversione di ingressi analogici con diverse impedenze quando l'utilizzatore desidera convertire un certo gruppo di canali analogici operando in un modo per scansione.La soluzione qui descritta si prefigge lo scopo di soddisfare tale esigenza.

Tale scopo è raggiunto grazie a un circuito avente le caratteristiche richiamate nella rivendicazione 1. Vantaggiosi sviluppi formano oggetto delle rivendicazioni dipendenti.

Le rivendicazioni formano parte integrante dell'insegnamento tecnico qui somministrato in relazione all'invenzione.

In particolare, nella forma d'attuazione preferita, il circuito qui descritto permette di programmare un tempo di campionamento per ogni singolo canale in modo tale che, quando viene attivata una conversione di una sequenza di canali, il tempo di campionamento di ogni singolo canale viene automaticamente calcolato dal circuito in maniera hardware.

Breve descrizione delle figure annesse

L'invenzione sarà ora descritta, a puro di titolo di esempio non limitativo, con riferimento ai disegni annessi, nei quali:

- la figura 1 e la figura 2 sono due schemi a blocchi rappresentativi del circuito qui descritto e della possibile integrazione dello stesso in un convertitore analogico/digitale, e

le figure 3 e 4 sono cronogrammi rappresentativi dell'andamento temporale di segnali che si generano nel funzionamento dei circuiti rappresentati nelle figure 1 e 2.

Descrizione particolareggiata di un esempio di attuazione

La descrizione che segue è riferita alla possibile applicazione del circuito qui descritto per la programmazione del tempo di campionamento in un convertitore analogico/digitale multicanale ADC (figura 2) a sedici canali. Il riferimento a tale numero di canali ha naturalmente carattere puramente esemplificativo.

Nello schema della figura 1, il riferimento 10 indica un registro a 32 bit destinato a memorizzare l'informazione ( samplesel__reg ) relativa alla selezione di tempi di campionamento diversi per i sedici canali del convertitore ADC. Naturalmente, anche il riferimento ad un tale numero di bit ha carattere puramente esemplificativo.

I 32 bit del registro 10 possono essere visti come organizzati in sedici coppie di bit, ossia sedici locazioni di memoria (SAMPLE SELO,... , SAMPLE SEL31) , ciascuna destinata a memorizzare una coppia di bit che consente di identificare (in funzione dei valori logici assunti dai due bit della coppia, ossia 00, 01, 10, 11) quattro diversi valori del tempo di campionamento per un rispettivo canale fra i sedici canali CHO, CH15 del convertitore ADC.

Nell'esempio qui descritto si è supposto che il convertitore ADC sia destinato ad operare secondo un modo di scansione (scan mode), ossia attivando l'uno dopo l'altro in sequenza ciclica ed ordinata (l'ordine di scansione può essere eventualmente programmabile) i sedici canali CHO, CH15 del convertitore ADC.

Quando si converte il canale 0 (che, con riferimento ai cronogrammi delle figure 3 e 4, corrisponde alla condizione chsel = "0000") il registro 10, attraverso la sua posizione Samplesel_reg, portata sull'uscita 12 (MUX_samplesel) pilotata da un segnale chsel, consente di scegliere, attraverso un multiplexer 14 (MUX _sampletime) pilotato tramite il segnale Sample_sel , il tempo di campionamento Sampletime per il canale 0.

Al riguardo si apprezzerà che in MUX_samplesel sono illustrati 16 gruppi di 4 bit ciascuno, ossia 64 bit in tutto. Nell'esempio qui illustrato, gli ingressi del MUX_samplesel sono infatti 16 (ciascuno composto da due bit) perché, nell'esempio qui illustrato, i canali dell'ADC sono appunto 16 e ad ognuno di essi sono associati due bit del registro 10 che a loro volta permettono la selezione fra quattro diversi tempi di campionamento attraverso MUX_sampletime, i 4 bit sono il valore di chsel relativo alla coppia selezionata)

I 4 bit sugli ingressi del MUX_samplesel indicano il valore di chsel che seleziona la coppia di bit del registro 10 desiderata.

Nell'esempio qui illustrato, in cui ciascuna coppia di valori memorizzate nelle posizioni del registro 10 consente di identificare quattro diversi valori del tempo di campionamento, la scelta del tempo di campionamento Sampletime avviene fra quattro possibili scelte Sampletime1 , Sampletime2 , Sampletime3 e Sampletime4 portate all'ingresso del multiplexer 14.

Tali valori possono essere fissati in forma hardware oppure resi a loro volta programmabili.

Proseguendo nella scansione dei canali d'ingresso del convertitore ADC, la posizione Samplesel_reg del registro 10 consente di scegliere il tempo di campionamento per il canale CH0 e così via fino al canale CH15.

Essendo sincronizzato con lo svolgimento del ciclo di scansione del convertitore ADC, il funzionamento del registro 10 è cadenzato con un segnale di orologio clk, mentre il convertitore analogico/digitale ADC (nonché il circuito complessivamente indicato complessivamente con 16 nella figura 2) ricevono segnali di orologio adc clk e clk_mux ottenuti - in modo noto, tramite un divisore non illustrato - a partire dal segnale di orologio clk dividendolo in frequenza per sei (il fattore di divisione può essere naturalmente diverso) . In particolare adc_clk e clk_mux sono l'uno la versione negata dell'altro.

Lo schema della figura 2 è relativo ad un circuito 16 che ha la funzione di generare, a partire dal valore di tempo campionamento Sampletime scelto tramite il multiplexer 14, un corrispondente segnale adc_soc che fa partire la conversione del canale del convertitore ADC di volta in volta interessato dall'azione di scansione dopo un tempo pari al tempo di campionamento selezionato. Il tutto con la possibilità di applicare run time a ciascun canale CH0, CH15 un tempo di campionamento diverso scelto fra i quattro valori Sampletime1, Sampletime2 , Sampletime3 e Sampletime4.

Quando si avvia la conversione analogico/digitale operando in modo di scansione, viene asserito un segnale start (si osservi sempre il complesso dei diagrammi delle figure 3 e 4) e il segnale Chsel seleziona il primo canale della sequenza di scansione da convertire mentre allo stesso tempo (si veda la figura 2) viene settato un flip-flop 18 (cadenzato dal segnale clk) .

In particolare, l'ingresso del flip-flop 18 è pilotato un segnale single_init_set proveniente dall'uscita di una porta logica 20 di tipo OR che riceve in ingresso il segnale start insieme ad un segnale di attivazione set_eoc.

Se, per il canale selezionato, l'uscita Sampletime del multiplexer 14 della figura 1 è pari, ad es., a 0, questo significa che il tempo di campionamento è il minimo possibile.

In modo- specifico, il segnale Sampletime è portato a uno degli ingressi di un comparatore (con uscita invertente) 22 che riceve sul suo altro ingresso la stringa di simboli "0000000".

L'uscita della porta OR 20 e l'uscita del comparatore 22 sono combinate fra loro in una porta 24 di tipo AND la cui uscita è utilizzata per pilotare due altri flip-flop 26 e 28 (cadenzati dal segnale clk) che generano sulla loro uscita, rispettivamente, un segnale sampleon ed un segnale start_sampling.

Il segnale sampleon è portato ad un ingresso invertente di un'ulteriore porta AND 30 il cui altro ingresso riceve il segnale single_init proveniente dall'uscita del flip-flop 18.

I riferimenti 32 e 34 indicano ancora due flipflop (entrambi cadenzati col segnale clk_mux) che ricevono all'ingresso, rispettivamente, l'uscita della porta AND 30 ed il segnale start_sampling all'uscita del flip-flop 28.

II segnale di uscita del flip-flop 32 rappresenta il segnale adc_soc utilizzato per pilotare la funzione di campionamento del convertitore ADC.

Il segnale dì uscita del flip-flop 34 (indicato con adc_start_sampling) è utilizzato, da una parte, come segnale di retroazione verso il flip-flop 28 e, dall'altra parte, per pilotare un contatore 36 (ad es. a 7 bit) cadenzato con il segnale di clock adc_clk.

Il contatore 36 fornisce in uscita un segnale Sampletime-1 che è confrontato, in un comparatore 38, con il segnale di riferimento Sampletime. Il segnale di uscita del comparatore 38 è portato ad un ulteriore flip-flop 40 (cadenzato anch'esso con il segnale di clock adc_clk) . L'uscita del flip-flop 40, costituita da un segnale denominato adc_and_sampling, è utilizzata come segnale di retroazione verso il flip-flop 26.

Se, per il canale selezionato, l'uscita Sampletime del modulo 14 della figura 1 è pari a 0 (il che significa che il tempo di campionamento prescelto per il canale in questione è il minimo possibile) entrambi i flip-flop 26 e 28 che generano i segnali sampleon e start_sampling rimangono resettati in quanto l'uscita del comparatore 38 è alta .

In questo modo l'azione di conversione (ossia l'intervallo o tempo di campionamento del convertitore analogico/digitale ADC), rappresentata dal segnale adc_soc, parte sul primo fronte di salita del segnale clk_mux (che, così come già detto, costituisce la versione negata del segnale adc-clk ottenuto tramite divisione per sei del segnale di clock principale clk) .

In particolare, quando il segnale adc_soc è settato, il flip-flop 18 che genera il segnale single_init è resettato e così al successivo fronte di salita del segnale clk_mux viene resettato il segnale adc_soc. In questo modo il circuito porta la sua uscita adc_soc ad un livello alto per un ciclo di adc_clk cosi da avviare la conversione analogico/digitale del primo canale.

Il segnale clk_mux è utilizzato per generare segnali verso il convertitore analogico/digitale ADC sul fronte di discesa del segnale adc_clk per evitare violazioni del circuito interno del convertitore ADC.

Come si può notare nella figura 2, ci sono due domini di orologio, uno sulla sinistra e cadenzato con il segnale clk e l'altro sulla destra cadenzato con i segnali di clock adc_clk o clk_mux (che sono l'uno la versione negata dell'altro).

Se il segnale adc_clk è asincrono rispetto al clock principale clk, si utilizza uno stadio di risincronizzazione per i segnali che attraversano i due domini di clock, senza per questo alterare la struttura generale del circuito.

Nel modo di scansione, dopo che si è effettuata la conversione del primo canale, il convertitore ADC genera un segnale di fine di conversione (eventualmente ri-sincronizzato con il segnale di clock principale clk e manipolato dal circuito in modo da ottenere il segnale impulsivo set eoe) .

Questo segnale avvia la conversione del secondo canale della sequenza del modo di scansione ed ha lo stesso effetto descritto in precedenza sul segnale start. Il flip-flop 18 che genera il segnale single_init è settato e, se per il secondo canale sottoposto a conversione l'uscita Sampletime del modulo 14 della figura 1 è diversa da 0, l'uscita del comparatore 38 è a livello basso per cui i flipflop 26 e 28 che generano i segnali sample_on e start^sampling sono settati (si veda anche la figura 3).

Si apprezzerà che il segnale sample_on costituisce una sorta di mascheratura del segnale adc_soc che pilota il convertitore ADC al fine di ritardare di cicli di sampletime l'avvio della conversione del convertitore ADC incrementando il tempo di campionamento del convertitore stesso (si osservi sempre la figura 3).

Nel caso della figura 3, il canale destinato ad essere convertito nella sequenza del modo di scansione è, ad esempio, il canale 2. Questo in quanto il segnale di selezione Chsel è posto al valore "0010". Come conseguenza, il segnale samplesel_reg è pari, ad esempio, al valore indicato con lC09C5509Ch, il che significa che il segnale samplesel_reg è pari a "01". Ciò comporta, ad esempio, la scelta - per il segnale Sampletime 2 - di un valore 06h.

Dopo che il segnale start_sampling è settato, al successivo fronte di salita del segnale clk_mux il flip-flop 34 che genera il segnale adc_start_sampling è asserito così da avviare il contatore 36 cadenzato dal segnale adc_clk resettando allo stesso tempo il flip-flop 28 che genera il segnale start_sampling (di solito è previsto un handshake fra i due domini di clock).

L'uscita del comparatore 38 va a livello logico alto quando l'uscita del contatore è pari al valore S ampletime_1 il che indica che il campionamento è finito determinando allo stesso tempo il settaggio del flip-flop 40 che genera il segnale adc_end_sampling.

L'uscita del flip-flop 40 resetta il flip-flop 26 che genera il segnale sampleon così da demascherare l'ingresso del flip-flop 32 che genera il segnale adc_soc e generando alla fine il segnale adc_soc sul fronte di salita del segnale clk_mux.

Quando il segnale adc_soc è settato, il flipflop 18 che genera il segnale single_init è resettato e così al successivo fronte di salita del segnale clk_mux il segnale adc_soc è resettato. In questo modo il circuito 16 genera in uscita un valore alto per il segnale adc_soc per un ciclo del segnale adc_clk così da avviare la conversione analogico/digitale del secondo canale.

Questa procedura è ripetuta per tutti i canali nella sequenza nel modo di scansione.

Si apprezzerà che la soluzione circuitale qui rappresentata nella figura 2 costituisce solo una forma di attuazione al momento preferita del circuito 16. Varianti realizzative del circuito 16 che consentono di attuare la stessa funzione (convertire il valore di tempo di campionamento Sampletime scelto in un corrispondente segnale adc__soc che pilota il canale del convertitore ADC di volta in volta interessato dall'azione di scansione per un tempo pari al tempo di campionamento selezionato) sono alla portata del tecnico esperto del settore.

Si apprezzerà altresì che la soluzione qui descritta può essere estesa e generalizzata in quanto il campo di bit {bit field) memorizzato nel registro 10 ed utilizzato per programmare il tempo di campionamento può essere implementato in modi diversi .

Ad esempio è possibile utilizzare un singolo bit per canale (così da distinguere semplicemente fra impedenza "bassa" ed impedenza "alta", ossia fra tempo di campionamento "corto" e tempo di campionamento "lungo"), due bit per canale (così come fatto nell'esempio in precedenza descritto), n bit secondo una legge lineare, (ad esempio 1, 2, 3, 4, 5,....) ovvero n bit secondo una legge non lineare (ad esempio una legge esponenziale: 1, 2, 4, 8, 16, ...).

La soluzione qui descritta consente quindi di regolare in modo dinamico, secondo il canale da convertire, il tempo di scansione così da ottenere una maggiore efficienza e minimizzare il tempo impegnato nella conversione di più ingressi analogici quando un utilizzatore desidera convertire un gruppo di canali analogici operando in un modo per scansione.

Naturalmente, fermo restando il principio dell'invenzione, i particolari di costruzione e le forme di realizzazione potranno essere variati, anche in misura rilevante, rispetto a quanto descritto ed illustrato a puro titolo d'esempio non limitativo, senza per questo uscire dall'ambito della presente invenzione, così come definito dalle rivendicazioni annesse.

Claims (9)

1. RIVENDICAZIONI 1. Circuito per programmare il tempo di campionamento in un convertitore analogico/digitale (ADC) comprendente una pluralità di canali, caratterizzato dal fatto che il circuito comprende: almeno un registro di memoria (10} comprendente locazioni dì memoria (SAMPLE SELO,... , SAMPLE SEL31) rispettivamente accoppiabili ai canali {CH0, ..., CH15) del convertitore (ADC); dette locazioni di memoria essendo suscettibili di memorizzare un segnale identificativo di un valore di tempo di campionamento selezionato per il rispettivo canale (CHO, ...,‘CH15) del convertitore (ADC), e un modulo convertitore (16) accoppiato ad detto almeno un registro di memoria (10) per convertire detto segnale identificativo del valore di tempo di campionamento in un corrispondente segnale ( adc_soc ) per pilotare il rispettivo canale (CHO, ..., CH15) del convertitore (ADC) con un tempo di campionamento corrispondente al tempo di campionamento selezionato per il rispettivo canale (CHO, CH15) del convertitore (ADC).
2. 2. Circuito secondo la rivendicazione 1, in cui detto tempo di campionamento è reso programmabile per ogni singolo canale 'in detto convertitore analogico/digitale (ADC).
3. 3. Circuito secondo la rivendicazione 1 o la rivendicazione 2, in cui dette locazioni di memoria (SAMPLE SELO,... , SAMPLE SEL31) sono suscettibili di memorizzare almeno un bit identificativo di due valori diversi per il tempo di campionamento selezionato per il rispettivo canale (CHO, ..., CH15) del convertitore (ADC).
4. 4. Circuito secondo la rivendicazione 1, in cui dette locazioni di memoria (SAMPLE SELO,... , SAMPLE SEL31) sono suscettibili di memorizzare almeno due bit identificativi di quattro valori diversi per il tempo di campionamento selezionato per il rispettivo canale (CHO, ..., CH15) del convertitore (ADC).
5. 5. Circuito secondo la rivendicazione 1, in cui dette locazioni di memoria (SAMPLE SELO,... , SAMPLE SEL31) sono suscettibili di memorizzare una pluralità di bit identificativi di valori diversi per il tempo di campionamento selezionato per il rispettivo canale (CHO, ..., CH15) del convertitore (ADC), detti valori diversi essendo ordinati secondo una scala lineare.
6. 6. Circuito secondo la rivendicazione 1, in cui dette locazioni di memoria (SAMPLÉ SELO,... , SAMPLE SEL31) sono suscettibili di memorizzare una pluralità di bit identificativi dì valori diversi per il tempo di campionamento selezionato per il rispettivo canale (CHO, ..., CH15) del convertitore (ADC), detti valori diversi essendo ordinati secondo una scala non lineare, ad esempi esponenziale.
7. 7. Circuito secondo una qualsiasi delle precedenti rivendicazioni, comprendente un modulo multiplexer (14) suscettibile di ricevere in ingresso una pluralità di segnali ( Sampletime 1, Sampletime 2, Sampletime 3, Sampletime 4) rappresentativi di valori diversi di tempo di campionamento per i canali (CHO, ..., CH15) di detto convertitore (ADC), detto modulo multiplexer (14) essendo accoppiato a detto almeno un registro di memoria (10) per trasferire selettivamente a detto modulo convertitore (16), in funzione di un segnale identificativo di volta in volta letto da una di dette locazioni di memoria .(SAMPLE SELO,... , SAMPLE SEL31} , uno fra detti segnali ( Sampletime 1, Sampletime 2 , Sampletime 3, Sampletime 4) rappresentativi di valori diversi di tempo di campionamento per i canali (CHO, ..., CH15) di detto convertitore {ADC).
8. 8. Circuito secondo la rivendicazione 6, in cui detta pluralità di segnali ( Sampletime 1, Sampletime 2 Sampletime 3 Sampletime 4) rappresentativi di valori diversi di tempo di campionamento per i canali (CHO, CH15) di detto convertitore (ADC) sono fissati tramite hardware.
9. 9. Circuito secondo una qualsiasi delle precedenti rivendicazioni, per programmare il tempo di campionamento in un convertitore analogico/digitale (ADC) che realizza la conversione su detta pluralità di canali in un modo di scansione, in cui il circuito (10, 16) è azionabile in modo sincronizzato ( clk ) con detto convertitore analogico/digitale (ADC) dosi da poter variare selettivamente il valore di tempo di campionamento applicato ai canali del convertitore analogico/digitale (ADC) nel corso di detta scansione.