JPS62169511A

JPS62169511A - デイジタル遅延回路

Info

Publication number: JPS62169511A
Application number: JP61011299A
Authority: JP
Inventors: Kazuhiro Hayashi; 一博林
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1986-01-22
Filing date: 1986-01-22
Publication date: 1987-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば音声等の入力アナログ信号をディジ
タル信号に変換し、このディジタル信号を時間的に遅延
させた後にアナログ信号に変換して出力するディジタル
遅延回路に関する。

〔発明の概要〕

第１の発明は、上記アナログ信号をディジタル信号に変
換するのに使用されるクロック信号の周期を可変にする
ことにより、Ａ／Ｄ変換時間が一定であっても、種々の
ビット数のディジタル信号の発生を可能にする。

第２の発明は、上記アナログ信号をディジタル信号に変
換する動作を制御する回路が、当該入力アナログ信号を
別のディジタル信号に変換する動作を制御する他の制御
回路と同期可能にする手段を具備するものであるから、
上記制御回路の集積回路をＮ　（Ｎは正の整数）枚組合
わせることにより、１個の制御回路を使用するときのＮ
倍のビット数のディジタル信号を発生することができる
。

〔従来技術〕

従来のこの種のディジタル遅延回路は、第５図のように
構成されている。この図において、音声等の入力アナロ
グ信号を標本化するサンプルホールド回路１の出力は、
コンパレータ２の一方の入力に接続され、コンパレータ
２の出力は、Ａ／Ｄ変換の際に使用される逐次比較レジ
スタ３のＤ入力に接続され、逐次比較レジスタ３の出力
Ｑは、３ステートバツフア４の入力に接続され、３ステ
ートバツフア４の出力はＤ／Ａコンバータ５の入力及び
Ｉ２ＡＭ７のデータ入出力端子に接続される。

アドレス発生カウンタ８は、バイナリ−カウンタ等で構
成され、ＲＡＭ７にアドレス信号を与える。

Ｄ／Ａコンバータ５の出力は、コンパレータ２の他方の
入力及びアパーチャ回路６の入力に接続される。

コンパレータ２、レジスタ３及びＤ／Ａコンバータ５は
、アナログ信号をｎビット（ｎは正の整数）のディジタ
ル信号に変換する。逐次比較型Ａ／Ｄコンバータを構成
する。アパーチャ回路６は、Ｄ／Ａコンバータ５がＲＡ
Ｍ７から読み出されたデータだけでなくＡ／Ｄ変換中の
データも出力するので、ＲＡＭ７から出力されたデータ
のアナログ信号のみを外部に出力するために設けられる
。

分周器１０は、カウンタ等で構成されてマスター・クロ
ック信号を分周して制御信号発生回路１１に出力する。

制御信号発生回路１１は、ＮＡＮＤゲート等で構成され
、サンプルホールド回路１、逐次比較レジスタ３．３ス
テートバツフア４、アパーチャ回路６及びＲＡＭ７に制
御信号を与えるものである。破線で囲まれた逐次比較レ
ジスタ３．３ステートバツフア４、アドレス発生カウン
タ８、分周器１０及び制御信号発生回路１１は、ディジ
タル遅延用制御回路ＤＣを構成する。

かかる構成において、入力された音声等のアナログ信号
は、サンプルホールド回路１によって標本化される。標
本化された信号は、３ステートバツフア４をアクティブ
状態（入力された信号をそのまま出力する状態）にする
ことにより、コンパレータ２、逐次比較レジスタ３及び
Ｄ／Ａコンバータ５で構成される逐次比較型Ａ／Ｄコン
バータによりディジタル信号に変換され、該信号はレジ
スタ３の出力として現われ、３ステートバツフア４を通
り、ＲＡＭ７のデータ入出力端子に印加され、アドレス
発生カウンタ８によって指定されたアドレスに書込まれ
る。ＲＡＭ７に書き込まれたディジタル信号は、所定サ
ンプリング周期経過後、再びカウンタ８によって同一ア
ドレスが指定され、ＲＡＭ７から読み出される。これに
より、所要の遅延が実現される。ＲＡＭ７から読み出さ
れたディジタル信号は、Ｄ／Ａコンバータ５に入力され
、アナログ信号に戻される。このとき、３ステートバツ
フア４は高インピーダンス状態にされる。Ｄ／Ａコンバ
ータ５から出されるアナログ信号のうち、ＲＡＭ７から
出力されたディジタル信号から変換されたアナログ信号
のみがアパーチャ回路６によって外部に取り出される。

〔発明が解決しようとする問題点〕

上述の従来のディジタル遅延回路は、Ａ／Ｄ変換に使用
されるクロック信号の周期が一定であるため、一定時間
に発生できるディジタル信号のビット数がｎ一定となっ
てしまい、種々のビット数への対応及び設計変更が不能
であった。

また、上記ディジタル遅延用制御回路ＤＣは、１チツプ
論理集積回路によって構成されることが一般的であるが
、この集積回路の量子化ビット数がｎとすると、ディジ
タル遅延回路全体の量子化数もｎとなってしまうので、
より高精度のディジタル遅延回路も必要とす゛る場合に
は、量子化ビット数の多い論理集積回路を新たに開発し
、これと交換する必要があった。逆に、当初より量子化
ビット数の多い論理集積回路を用意しておき、これで量
子化ビット数の少ないディジタル遅延回路に対応させよ
うとすると、論理集積回路の占める部分が大きくなり、
またコストアップになるという問題点があった。

この発明の第１の目的は、設計変更が容易なディジタル
遅延回路を提供することにある。

この発明の第２の目的は、一定時間に発生できるディジ
タル信号のビット数を可変にできるディジタル遅延回路
を提供することにする。

この発明の第３の目的は、同一の集積回路をＮ個使用す
ることにより、通常のディジタル信号のビット数のＮ倍
のビット数のディジタル信号を発生できるディジタル遅
延回路を提供することにある。

〔問題点を解決するための手段〕

上記第１及び第２の目的を達成するために、第１発明は
、アナログ信号をディジタル信号に変換するのに使用さ
れるクロック信号の周期を可変にするものである。

上記第１及び第２の目的を達成するために、第２発明は
、入力アナログ信号をディジタル信号に変換する動作を
制御する制御回路が、上記入力アナログ信号を別のディ
ジタル信号に変換する動作を制御する他の制御回路と同
期可能にする手段を具備するものである。

〔作用〕

第１の発明においては、例えばディジタル信号のビット
数をｎから２ｎ　（ｎは正の整数）に変更するときに、
Ａ／Ｄ変換に使用されるクロック信号の周波数を２倍に
変更する。

第２の発明の発明においては、上記制御回路を含むｎビ
ットのディジタル信号発生用集積回路をＮ個用意してお
き、同期運転させれば、ｎＸＮビットのディジタル信号
を発生できる。また、上記制御回路を含むｎビットのデ
ィジタル信号発生用集積回路を１つだけ用い、同期を可
能にする手段を消勢しておけば、ｎビットのディジタル
信号を発生できる。

〔実施例〕

以下、添付図面を参照してこの発明の実施例について説
明する。

第１図は、ｎビットのディジタル信号を発生するこの発
明の実施例を示す。第１図において、第５図の構成要素
と同一の構成要素には同一参照符号が付されている。逐
次比較レジスタ３は、第５図よりも詳細に示しであるだ
けである。すなわち、コンパレータ２、逐次比較レジス
タ３及びＤ／Ａコンパレータ５により構成される逐次比
較型Ａ／Ｄコンバータは、逐次比較レジスタ３の変換開
始端子ＳＣにＡ／Ｄ変換開始指令が与えられると動作を
開始し、クロック端子ＣＫにクロック・パルスが１個入
力される毎に、データ入力端子りに与えられる情報に従
って最上位ビットｔｓＢより１ビツトずつディジタルデ
ータを決定していき、最終的に入力アナログ信号に対応
するｎピントのディジタル信号を発生し、Ａ／Ｄ変換を
終了すると。

端子ＥＯＣにＡ／Ｄ変換終了信号を出力する。なお、逐
次比較レジスタ３は、Ａ／Ｄ変換開始命令を受は付けた
後、イネーブル端子Ｅに印加される４２号が非アクティ
ブすなわちここでは高レベル（ト１ｉｇｈ）になると、
動作を停止する。逐次比較レジスタ３．３ステートバッ
ファ４．Ｄ／Ａコンバータ７及びＲＡＭ７は、ｎビット
に構成されている。

第１図のディジタル遅延回路の第５図の回路と異なる点
は、マスタークロック信号の周波数を１／２にする１／
２分周器９で分周器１０の前段に設けられていること、
並びに逐次比較レジス々３のクロック端子ＣＫに印加さ
れるクロック信号がマルチプレクサ１２によりマスター
クロック信号及び１／２分周器９の出力信号のいずれか
に選択できることである。すなわち、マルチプレクサ１
２が２ｎ側にあると周期Ｔ　（Ｔはマスタークロックの
１周期である）のクロック信号が、ｎ側にあると周期２
Ｔのクロック信号（１／２分周１ｍ９の出力信号）が、
それぞれ逐次比較レジスタ３に印加される。

また、分周器１０のキャリアウド出力ＣＯすなわち第１
図のディジタル遅延回路のサンプリング周期を示す出力
は、制御回路ＤＣと同種の制御回路との並列運転のため
の同期出力として使用可能であり、１／２分周器９及び
分周器１０のクリア人力ＣＬは上記並列運転のための同
期入力として使用可能であるが、ｎピッ１−のディジタ
ル信号を発生する場合は、制御回路を複数設ける必要が
ないので、１７２分周器９及び分周器１０のクリア端子
ＣＬには非アクテイブ信号すなわちここでは高レベル（
Ｈｉｇｈ）信号が印加されている。制御信号発生回路１
１は、その入力が分周器１０の出力に接続され、第１図
のディジタル遅延回路に所要動作を行わせるために、サ
ンプルホールド回路１、逐次比較レジスタ３．３ステー
トバツフア４、アパーチャ回路６及びＲＡＭ７に制御信
号を与える。

逐次比較レジスタ３．３ステートバツフア４゜アドレス
発生カウンタ８．ｌ／２分周器９、分周器１０、制御信
号発生回路１１及びマルチプレクサ１２を含む制御回路
ＤＣは、１つの論理集積回路で構成される。

かかる第１図の構成において、音声等の入力アナログ信
号はサンプルホールド回路１によって標本化される。標
本化されたアナログ信号は、３ステートバツフア４をア
クティブ状態にすることにより、コンパレータ２、逐次
比較レジスタ３及びＤ／Ａコンバータ５から成る逐次比
較型Ａ／Ｄコンバータによってディジタル信号に変換さ
れる。

ｎビットのディジタル信号への変換中に逐次比較レジス
タ３のクロック端子ＣＫが必要とするクロック数はｎ以
上、正確には初期値設定が必要なので（ｎ＋１）以上と
なる。このクロックは、マルチプレクサ１２をｎ側にす
ることにより、１／２分周器９の出力から得ることがで
きる。第３図は、第１図のディジタル遅延回路のサンプ
リング周期、Ａ／Ｄ変換動作、Ｄ／Ａ変換動作及び逐次
比較レジスタのクロックの時間関係を示すタイミング図
である。

上述のＡ／Ｄ変換動作により得られたｎビットのディジ
タル信号は、逐次比較レジスタ３から出力され、３ステ
ートバツフア４を通り、ＲＡＭ７のアドレス発生カウン
タ８によって指定されたアドレスに書き込まれる。書き
込まれたディジタル信号は、所定数のサンプリング周期
の後、カウンタ８のアドレス指定によってＲＡＭ７から
読み出され、Ｄ／Ａコンバータ５によってアナログ信号
に変換される。このとき、３ステートバツフア４は高イ
ンピーダンス状態にある。アパーチャ回路６は、Ｄ／Ａ
コンバータ５の出力のうちＲＡＭ７の出力をＤ／Ａ変換
したもののみを外部に出力する。

第２図は、２ｎビツトのディジタル信号を発生するこの
発明の実施例を示す。この図において。

マスター制御回路ＤＣＭ及びスレーブ制御回路ＤＯ８は
、第１図の制御回路ＤＣと同一の構成であり、第１図の
構成要素と同一の構成要素には同一参照符号に、マスタ
ー制御回路ＤＣＭの場合にはＭ、スレーブ制御回路ＤＣ
８の場合にはＳを付加した参照符号が付されている。

第２図の構成で第１図のそれと異なる点は次の通りであ
る。

まず、第１図の制御回路ＤＣと同一構成の制御回路が２
個、マスター制御回路ＤＣＭ及びスレーブ制御回路ＤＣ
３として設けられている点があげられる。すなわち、第
１図の制御回路を構成する論理集積回路２枚で第２図の
制御回路が構成される。マスター制御回路Ｄ　ＣＭの逐
次比較レジスタ３Ｍのデータ入力端子り及びスレーブ制
御回路ＤＣ８の逐次比較レジスタ３Ｓのデータ入力端子
りは、ともにコンパレータ２の出力端子に接続される。

マスター制御回路ＤＣＭの逐次比較レジスタ３Ｍのイネ
ーブル入力端子Ｅには、アクティブすなわち低レベル信
号が印加される。逐次比較レジスタ３ＭのＡ／Ｄ変換終
了信号端子ＥＯＣは、スレーブ制御回路ＤＯ８の逐次比
較レジスタ３Ｓのイネーブル入力端子Ｅに接続される。

従って、逐次比較レジスタ３Ｍ及び３Ｓは、それぞれ、
２ｎビツトのディジタル信号の上位ｎビット及び下位ｎ
ビットを出力する。逐次比較レジスタ３Ｍ及び３Ｓの出
力端子Ｑは、それぞれ３ステ一トバツフア４Ｍ及び４Ｓ
を介してＲＡＭ７Ｍ及び７Ｓのデータ入出力端子に接続
されるとともに２ｎビツトＤ／Ａコンバータ５Ｗの入力
端子に接続される。

アドレス発生カウンタ８Ｍ及び８Ｓは、それぞれＲＡＭ
７Ｍ及び７Ｓのアドレス端子に接続される。

なお、第２図の実施例では、逐次比較レジスタ３Ｍ及び
３Ｓ並びに３ステ一トバツフア４Ｍ及び４Ｓへは同一集
積回路内の制御信号発生回路１１Ｍ及び１１Ｓから制御
信号が与えられるが、サンプルホールド回路１、アパー
チャ回路６並びにＲＡＭ７Ｍ及び７Ｓにはスレーブ制御
回路ＤＣ３の制御信号発生回路１１Ｓから制御信号が与
えられる。

第２の相違点は、２つの制御回路ＤＣＭ及びＤＯ８が設
けられたことに関連して、両者の動作が同期化されるこ
とである。すなわち、正確なＡ／Ｄ変換を行うには、制
御信号発生回路１１Ｍ及び１１Ｓからそれぞれ逐次比較
レジスタ３Ｍ及び３Ｓに与えられる制御信号（Ａ／Ｄ変
換開始指令）は完全に同期していなければならないとと
もに、制御信号発生回路１１Ｍ及びＩＩＳからそれぞれ
３ステ一トバツフア４Ｍ及び１１Ｓに与えられる制御信
号も完全に同期していなければならない。

そこで、第２図の実施例では、マスター制御回路ＤＣＭ
の制御信号発生回路１１Ｍと基準信号を供給する分周器
１０Ｍのキャリアウド信号（サンプリング周期を示す信
号）を同期出力としてスレーブ制御回路ＤＣ５の１／２
分周器９Ｓ及び分周器１０Ｓのクリア端子（リセット端
子）に印加することにより、１／２分周器９Ｍ及び９Ｓ
並びに分周器１０Ｍ及びＩＯ３を並列同期運転させ、回
路１１Ｍ及びＩＩＳから発生する制御信号を完全に同期
させている。

第３の相違点は、アナログ信号を２ｎビツトのディジタ
ル信号に変換する場合、逐次比較レジスタ３Ｍ及び３Ｓ
のクロック端子へは（２ｎ　＋　１）個以上のクロック
を供給する必要があるので、マルチプレクサ１２Ｍ及び
１２Ｓは２ｎ側にされていることである。１２ｎ側の選
択は、マルチプレクサ１２Ｍ、１２Ｓへ高レベル信号を
印加することにより行われる。マルチプレクサ１２Ｍ及
び１２Ｓが２ｎ側にあると、逐次比較レジスタ３Ｍ及び
３Ｓのクロック端子ＣＫに与えられるクロックの周波数
は第１図の実施例のクロック周波数の２倍となるので、
Ａ／Ｄ変換中に逐次比較レジスタ３Ｍ及び３Ｓのクロッ
ク端子ＧＫに与えられるクロック数は、（ｎ＋１）Ｘ２＝２ｎ＋２となり、上述の（２ｎ、　＋　１　）個以上という条件
が満たされる。第４図は、分周器１０Ｍから出力される
サンプリング周期信号（キャリアウド出力）、Ａ／Ｄ変
換開始命令及び逐次比較レジスタに加えられるクロック
信号の時間関係を示す。

上述のように構成される第２図の実施例において、音声
等の入力アナログ信号はサンプルホールド回路１によっ
て標本化される。標本化された信号は、３ステ一トバツ
フア４Ｍをアクティブにすることによりコンパレータ２
、逐次比較レジスタ３Ｍ及びＤ／Ａコンバータ５Ｗによ
って構成される第１逐次比較型Ａ／Ｄコンバータ、並び
に３ステートバツフア４Ｓをアクティブにすることによ
りコンパレータ２、逐次比較レジスタ３Ｓ及びＤ／Ａコ
ンバータ５Ｗによって構成される第２逐次比較型Ａ／Ｄ
コンバータによってディジタル信号に変換される。上述
のように、１／２分周器９Ｍ及び９５ＭＭびに分周器１
０Ｍ及びＩＯ８が並列同期運転されているので、上記第
１及び第２逐次比較型Ａ／Ｄコンバータは同期がとられ
ており、正確なＡ／Ｄ変換が行われる。また、上述のよ
うにマルチプレクサ１２Ｍ及び１２Ｓが２ｎ側にされて
いるので、２ｎビツトのディジタル信号に変換される。

Ａ／Ｄ変換により発生するディジタル・データは、逐次
比較レジスタ３Ｍの出力Ｑに最上位ビットＭＳＢからｎ
ビット、逐次比較レジスタ３Ｓの出力Ｑに最下位ビット
ＬＳＢからｎビットとして現われ、それぞれ３ステ一ト
バツフア４Ｍ及び４Ｓを通して、ＲＡＭ７Ｍ及び７Ｓの
アドレス発生カウンタ８Ｍ及び８Ｓで指定されたアドレ
スへ書き込まれる。書き込まれたディジタル・データは
、それぞれ、所要数のサンプリング周期の後、再びアド
レス発生カウンタ８Ｍ及び８Ｓによって指定され、ＲＡ
Ｍ７Ｍ及び７Ｓから読み出され、２ｎビツトのＤ／Ａコ
ンバータ５Ｗによってアナログ信号に変換される。この
とき、３ステ一トバツフア４Ｍ及び４Ｓは高インピーダ
ンス状態にある。

アパーチャ回路６は、Ｄ／Ａコンバータ５Ｗの出力のう
ちＲＡＭ７Ｍ及び７Ｓの出力をＤ／Ａ変換したもののみ
を外部に出力する。

なお、上記実施例では、逐次比較レジスタに与えるクロ
ックを、２ｎビツト処理のときにはマスタークロック、
ｎビット処理のときにはマスタークロックの２倍の周期
の信号としたが、ｎビット処理時と２ｎビツト処理的の
逐次比較レジスタに与えるクロック周波数の比を１＝２
にするという条件と、Ａ／Ｄ変換中に逐次比較レジスタ
が必要とするクロック数が、ｎビット処理の場合（ｎ＋
１）クロック以上、２ｎビツト処理の場合（２ｎ＋１）
クロック以上であるという条件さえ満たせば、ｎビット
処理に逐次比較レジスタに与えられるクロックがマスタ
ークロックである必要はなく。

マスタークロックを分周した信号でもよい。

また、第２図の実施例においては、サンプルホールド回
路１、アパーチャ回路６並びにＲＡＭ７Ｍ及び７Ｓへの
制御信号をスレーブ制御回路ＤＣ８の回路１１Ｓから与
えているが、マスター制御回路ＤＣＭとスレーブ制御回
路ＤＣ８とは同期しているので、マスター制御回路ＤＣ
Ｍの回路１１Ｍから与えてもよい。

また、第１図及び第２図の実施例においては、同期出力
を分周器１０、ＩＯＭ及び１０Ｓの出力より導出してい
るが、アドレス発生カウンタ８．８Ｍ又は８Ｓの最終段
のキャリアウドを同期出力とし、１／２分周器９．９Ｍ
又は９Ｓと分周器１０、ＩＯＭ、ＩＯ８と、アドレス発
生カウンタ８．８Ｍ又は８Ｓのクリア端子全体を同期入
力端子としてもよく、この場合は、分周器だけでなくア
ドレス発生カウンタも同期するようになる。

〔発明の効果〕

第１の発明は、アナログ信号をディジタル信号に変換す
るのに使用されるクロック信号の周期を可変にする手段
を有するものであるから、Ａ／Ｄ変換時間が一定であっ
ても種々のビット数のディジタル信号を出力できる。換
言すれば、一定のＡ／Ｄ変換時間を処理ビット数に応じ
て最大限に使用でき、Ａ／Ｄ変換動作をより正確なもの
にすることができる。

第２の発明は、入力アナログ信号をディジタル信号に変
換する動作を制御する制御回路が、当該入力アナログ信
号を別のディジタル信号に変換する動作を制御する他の
制御回路と同期可能にする手段を具備するものであるか
ら、上記制御回路の集積回路をＮ　（Ｎは正の整数）枚
組合せることにより、１個の制御回路のときのＮ倍のビ
ット数のディジタル信号を発生することができる。換言
すれば、論理集積回路の開発費が１種類分だけで、種々
のビット数に対応できる。また、集積回路の種類を一種
類にすることにより、ｎビット、２ｎビツト・・・・・
・、及び（ｎＸＮ）ビット処理がすべて、同一集積回路
により行われるので、集積回路の使用数量が増加し、集
積回路の単価も下げることができる。

【図面の簡単な説明】

第１図は、この発明のｎビット・ディジタル遅延回路の
一実施例を示すブロック図、第２図は、この発明の２ｎビツト・ディジタル遅延回路
の一実施例を示すブロック図、第３図は、第１図の実施
例の各部で発生する信号の時間関係を示すタイミング図
、第４図は、第２図の実施例の各部で発生する信号の時間
関係を示すタイミング図。第５図は、従来のディジタル遅延回路を示すブロック図
である。９．９Ｍ、９　Ｓ　・＝　１　／　２　分子１ＪＰＱ、
　１０、ＩＯＭ、１０Ｓ・・・分周器、１２・・・マル
チプレクサ、ＤＣ・・・制御回路、ＤＣＭ・・・マスタ
ー制御回路、ＤＣ５・・・スレーブ制御回路。以上

Claims

【特許請求の範囲】

（１）入力アナログ信号を標本化し、逐次比較型Ａ／Ｄ
変換手段によりディジタル信号に変換して、このディジ
タル信号を所要時間遅延させた後アナログ信号に変換し
て出力するディジタル遅延回路であって、前記逐次比較型Ａ／Ｄ変換手段に与えるクロック信号の
周期を標本化周期とは別に独立して可変する手段を具備
することを特徴とするディジタル遅延回路。
（２）入力アナログ信号を標本化し、逐次比較型Ａ／Ｄ
変換手段によりディジタル信号に変換して、このディジ
タル信号を所要時間遅延させた後アナログ信号に変換し
て出力するディジタル遅延回路であって、標本化のためのサンプリング周期に対応する信号によっ
て前記アナログ信号を別のディジタル信号に変換する動
作を制御する他の制御回路と同期可能にする手段を具備
することを特徴とするディジタル遅延回路。