JPH04205220A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ／ディジタル変換（以下、Ａ／Ｄ変
換と呼称する）を行なうＡ／Ｄ変換装置に係り、特に、
アナログ入力信号のサンプリング周期の変更を容易にす
るためのソフトウェアモード部と、ハードウェアモード
部とを備えたＡ／Ｄ変換装置に関する。

〔発明の概要〕

本発明は、アナログ入力信号をマルチプレクサを介して
Ａ／Ｄ変換器に入力してディジタルデータ変換した後に
書込回路によりメモリに記憶し、メモリのデータを読み
出し処理するＣＰＵを備えたＡ／Ｄ変換装置であり、マ
ルチプレクサの前段に、ソフトウェアモード部と、ハー
ドウェアモード部と、モード切換出力部とを備え、ソフ
トウェアモード部を、ＣＰＵからパスを通じて出力され
る信号及びモード切換信号を保持するラッチ回路にて構
成し、ハードウェアモード部を、クロ、り信号発生部と
、Ａ／Ｄ変換指令信号作成部と、サンプルホールド信号
作成部と、チャンネル選択信号作成部とから構成し、低
速なサンプリング周期にはソフトウェアモード部にて対
応し、ソフトウェアモード部では対応できない高速なサ
ップリング周期にはハードウェアモード部に切り換えて
、サンプリング周期の変更を容易かつ広範囲にしたＡ／
Ｄ変換が行なえる。

〔従来の技術〕

アナログ入力信号をディジタル信号に変換するＡ／Ｄ変
換器は、一般に、第２図のような構成で用いられており
、各サンプルホールドアンプ１１１〜１１４において、
夫々入力されるアナログ入力信号ＡＩ、〜ＡＩ４を、一
定周期信号であるサンプルホールド信号Ｓによりサンプ
リングして保持し、これらのアンプ１１１〜１１４の出
力信号をマルチプレクサ１２に入力すると共に、このマ
ルチプレクサ１２に入力されるチャンネル選択信号Ｃに
より順次切り換えてＡ／Ｄ変換器１３に出力してＡ／Ｄ
変換を行なう。

このようにして変換されたディジタルデータは、その用
途によりサンプリング周期の変更を容易にするため、ソ
フトウェアでそのサップリング周期を制御する場合があ
り、そのソフトウェアモードのＡ／Ｄ変換装置の一例を
第３図に示す。

すなわち、中央処理装置５０（以下、ＣＰＵと呼称する
）からバス６０を介して送られるサンプルオールド信号
Ｓ、チャンネル選択信号ＣおよびＡ／Ｄ変換指令信号Ａ
Ｄはラッチ回路２０″にて保持され、Ａ／Ｄ変換器１０
において、サンプルホールドアンプ１．１１〜１１４を
介してマルチプレクサ１２に読み込まれたアナログ入力
信号ＡＩ。

〜Ａｌｊは、このマルチプレクサ１２に入力されるチャ
ンネル選択信号Ｃにより順次Ａ／Ｄ変換器１３に入力さ
れる。

このＡ／Ｄ変換器１３に入力された信号は、ラッチ回路
２０′より出力されるＡ／Ｄ変換指令信号ＡＤに基づい
てＡ／Ｄ変換される。変換終了後、Ａ／Ｄ変換器１３よ
り変換終了信号Ｆが書込回路１４に対し送出され、この
書込回路１４からメモリ１５への書込信号Ｗにより、変
換されたディジタルデータはメモリ１５に書き込まれる
。

このメモリ１５に書き込まれたデータは、プログラムに
よってＣＰＵ５０がバス６ｏを介して所定の周期で読み
取るものである。

〔発明が解決しようとする課題〕

第２図に示すようなＡ／Ｄ変換器だけのノ＼−ドウエア
構成ではサンプリング周期の設定が高速なものには対応
できるが、そのサンプリング周期の設定は、狭い範囲の
ものとなり、低速なサンプリング周期には対応できない
。

また、第３図に示すように、ＣＰＵからパスを介しＡ／
Ｄ変換器に対して全ての制御信号を送るようにソフトウ
ェアにてＡ／Ｄ変換を制御する場合は、このソフトウェ
アによるＣＰＵのオーバーヘッドが大きくなって、Ａ／
Ｄ変換器の動作時間に比へて変換速度が遅くなるので、
サンプリング周期が低速なＡ／Ｄ変換には対応できても
高速なＡ／Ｄ変換には対応できない。

〔課題を解決するための手段〕

本発明は、複数のアナログ入力信号をサンプルホールド
信号により夫々保持する複数のサンプルホールドアンプ
と、これらのアンプからの信号ヲ入力してチャンネル選
択信号により順次切り換えて出カスるマルチプレクサと
、このマルチプレクサからの出力信号をＡ／Ｄ変換指令
信号によりディジタル信号に変換するＡ／Ｄ変換器と、
このディジタルデータを記憶するメモリと、前記Ａ／Ｄ
変換器の変換終了信号（こよりメモリへのデータの書き
込みを制御する書込回路とからＡ／Ｄ変換部を構成し、
前記メモリからデータを読み出し処理するＣＰＵを碕え
たＡ／Ｄ変換装置であり、前記マルチプレクサの前段に
、ソフトウェアモード部と、ハードウェアモード部と、
これらのモード部の出力をアナログ信号のサンプリング
周期応じて切り換えるモード切換出力部とを備え、前記
ソフトウェアモード部を、ＣＰＵからバスを通じて出力
される前記各信号及びモード切換信号を保持するラッチ
回路にて構成し、 前記ハードウェアモード部を、所定の周波数の信号を得
るクロック信号発生部と、このクロック信号を利用した
Ａ／Ｄ変換指令信号作成部と、づンブルホールド信号作
成部と、チャンネル選択信号作成部とから構成したもの
である。

Ｃ作用〕 本発明は、低速なサンプリング周期のＡ／Ｄ変換はソフ
トウェアモードで、高速なサンプリング周期のＡ／Ｄ変
換はハードウェアモードで行なうようにして、その変換
モードをアナログ信号のサンプリング周期に対応して切
り換えて広範囲なサンプリング周期に対応したＡ／Ｄ変
換を行なう。

〔実施例〕

第１図は、本発明の一実施例の構成図であり、これは、
Ａ／Ｄ変換部ｌＯを設けると共に、その前段に、ソフト
ウェアモード部２０と、ハードウェアモード部３０と、
この２つのモードのモード切換出力部４０を設けたもの
である。

Ａ／Ｄｆｌｌｋ部及びソフトウェアモード部の構成は、
第３図に示した従来のソフトウェアモードのＡ／Ｄ変換
装置のものと路間−であり、ソフトウェアモード部２０
の出力の信号として、モード切換信号Ｍが加わったもの
である。

モード切換出力部部４０は、ソフトウェアモード部２０
からの信号を受は付ける第１の人力部Ａと、ハードウェ
アモード部３ｏからの信号を受は付ける第２の入力部Ｂ
を持ち、その変換モードによりどちらか一方の入力部の
信号を出力信号に切り換えるマルチプレクサである。

ハードウェアモード部３ｏは、発振器３１７分周回路３
２．チャンネル当り分周タイミングカウンタ３３．Ａ／
Ｄ変換指令作成回路３４．チャンネルカウンタ３５１周
期カウンタ３６．サンプルホールド信号再ロードタイミ
ング作成回路３７゜チャンネル設定ラッチ回路３５１．
フンパレータ３５２、周期設定ラッチ回路３６１とから
構成される。

低速なサンプリング周期においては、ＣＰＵからソフト
ウェアモードがラッチされる。モード切換信号Ｍにより
ソフトウェアそ−ドが選択されると、モード切換出力部
４ｏの出力として第１の入力部Ａへの信号であるサンプ
ルホールド信号Ｓ。

Ａ／Ｄ変換指令信号ＡＤ及びチャンネル選択信号Ｃが出
力される。これ以降のソフトウェアモードにおける動作
は第３図に示した従来のものと同様であるのでここでは
省略する。

このとき、モード切換信号Ｍは、例えば、ソフトウェア
モードのときは″ｏＩ′設定でソフトウェアモードとな
り、ハードウェアモードのときは”１″設定となるもの
である。

高速なサンプリング周期においては、モード切換信号Ｍ
によりハードウェアモードが選択される。

以下、ハードウェアモードにおける動作について説明す
る。

発振器３１と、発振器３１がらの信号の周波数を整数分
の１の任意の周波数とする分周回路３２とは、クロック
信号発生部を構成しており、この分周回路３２の出力信
号として第１のクロック信号ＣＬＫＩ　が出力される。

Ａ／Ｄ変換指令作成回路３４は、この第１のクロック信
号ＣＬＫ＋を入力するチャンネル当り分周タイミングカ
ウンタ３３の出方と後述するチャンネルカウンタ３５の
出力とを利用し必要なタイミングにて、Ａ／Ｄ変換指令
信号ＡＤを作成する。

カウンタ３３のキャリーアウト信号ＲＣＯは、並列に置
かれたチャンネルカウンタ３５及び周期カウンタ３６に
第２のクロック信号ＣＬＫ２として入力される。

チャンネルカウンタ３５の出力のチャンネル選択信号Ｃ
は、コンパレータ３５２に対して出力されると共に、バ
ス６０に接続されたチャンネル設定うｙ子回路３５１に
より設定されたチャンネル数になれば、このコンパレー
タ３５２からこのチャンネルカウンタ３５のイネーブル
端子ＥＮに信号を入力して、所定のチャンネル数にてチ
ャンネルカウンタ３５の停止を制御する。

そして、バス６０に接続された周期設定ラッチ回路３６
１は、繰り返し周期を決めるためのカウント値を保持す
ると共に、ロードデータとしてこの値を周期カウンタ３
６に入力している。

この周期カウンタ３６は、ダウンカウンタで構成され、
その出力は、サンプルホールド信号再ロードタイミング
作成回路３７に入力され、そのタイムアツプにより、こ
の回路３７は、チャンネル当り分周タイミングカウンタ
３３及びチャンネルカウンタ３５に対してはリセット信
号を、周期カウンタ３６に対してはロード信号を送出す
る。

また、この回路３７は、周期カウンタ３６の出力をデコ
ードして必要なタイミングでサンプルホールド信号Ｓを
作成する。このサンプルホールド信号Ｓは、同時サンプ
ルデータのメモリ１５の読出しタイミングであるＣＰＵ
５０への割込信号と周期的に一致するため、このづンプ
ルホールド信号Ｓをそのまま割込信号ｌＮＴＲとして使
用し、この割込信号Ｉ　ＮＴＲは、一連の処理が終了し
たときにＣＰＵ５０に割り込む。

すなわち、ハードウェアモードにおいては、前述のよう
にして作成された各信号を用いてＡ／Ｄ変換がなされる
ものである。

尚、この装置のＣＰＵ６０は、ンステムを構成するＣＰ
Ｕであっても、ローカルなＣＰＵであっても良い。

また、本実施例では、アナログ人力信号が４つの場合を
示したが、入力信号数は、モード切換出力部のマルチプ
レクサの出力信号数およびＡ／Ｄ変換部の入力信号数に
より任意に設定できるものである。

さらに、Ａ／Ｄ変換部１０において、マルチプレクサ１
２とＡ／Ｄ変換器１３で信号の電圧レベルが合わない等
の問題があるときには、この間にアンプを設けてもよい
。

〔発明の効果〕

以上説明したように、本発明おいては、Ａ／Ｄ変換部の
前段にソフトウェアモード部とハードウェアモード部と
そのモード切換出力部とを設けたので、サンプリング周
期の速さにより変換モードを切り換えるようにして、低
速なサンプリング周期にはソフトウェアモードで、ソフ
トウェアモードでは追従できない高速なサンプリング周
期はハードウェアモードを用いるようにしたので、広範
囲なサンプリング周期で対応できると共に、そのサンプ
リング周期の設定も容易なものとなる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す構成図、第２図は従
来のＡ／Ｄ変換部のみの基本構成を示す図、第３図は従
来のソフトウェアモード手段によるＡ／Ｄ変換装置を示
す図である。 １０・・・・・・Ａ／Ｄ変換部、 １１１〜１１４・・・・・・サンプルホールドアンプ、
１２・・・・・・マルチプレクサ、 １３・・・・・・Ａ／Ｄ変換器、１４・・・・・・書込
回路、１６・・・・・・メモリ、２０・・・・・・ソフ
トウェアモード部、３０・・・・・・ハードウェアモー
ド部、３１・・・・・・発振器、３２・・・・・・分周
回路、３３・・・・・・チャンネル当り分周タイミング
カウンタ、３４・・・・・・Ａ／Ｄ変換指令作成回路、
３５・・・・・・チャンネルカウンタ、３５１・・・・
・・チャンネル設定回路、３５２・・・・・・フンパレ
ータ、３６・・・・・・１８期ｆＪウンタ、３６１・・
・・・・周期設定回路、 ３７・・・・・・サンプルホールド信号再ロードタイミ
ング作成回路、４０・・・・・・モード切換出力部、５
０・・・・・・ＣＰＵ１　６０　・・・・・　バス、Ｓ
・・・・・・サンプルホールド信号、ＡＤ・・・・・・
Ａ／Ｄ変換指令信号、Ｃ・・・・・・チャンネル選択信
号、 Ｍ・・・・・・モード切換信号、Ｆ・・・・・・変換終
了信号、Ｗ・・・・・・書込信号。

Claims (1)

1. 【特許請求の範囲】 複数のアナログ入力信号をサンプルホールド信号により
   夫々保持する複数のサンプルホールドアンプと、これら
   のアンプからの信号を入力してチャンネル選択信号によ
   り順次切り換えて出力するマルチプレクサと、このマル
   チプレクサからの出力信号をＡ／Ｄ変換指令信号により
   ディジタル信号に変換するＡ／Ｄ変換器と、このディジ
   タルデータを記憶するメモリと、前記Ａ／Ｄ変換器の変
   換終了信号によりメモリへのデータの書き込みを制御す
   る書込回路とからＡ／Ｄ変換部を構成し、前記メモリか
   らデータを読み出し処理するＣＰＵを備えたＡ／Ｄ変換
   装置において、 前記マルチプレクサの前段に、ソフトウェアモード部と
   、ハードウェアモード部と、これらのモード部の出力を
   前記アナログ信号のサンプリング周期応じて切り換える
   モード切換出力部とを備え、前記ソフトウェアモード部
   を、ＣＰＵからバスを通じて出力される前記各信号及び
   モード切換信号を保持するラッチ回路にて構成し、 前記ハードウェアモード部を、所定の周波数の信号を得
   るクロック信号発生部と、このクロック信号を利用した
   Ａ／Ｄ変換指令信号作成部と、サンプルホールド信号作
   成部と、チャンネル選択信号作成部とから構成したこと
   を特徴とするＡ／Ｄ変換装置。