JPH04192926A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH04192926A JPH04192926A JP32689290A JP32689290A JPH04192926A JP H04192926 A JPH04192926 A JP H04192926A JP 32689290 A JP32689290 A JP 32689290A JP 32689290 A JP32689290 A JP 32689290A JP H04192926 A JPH04192926 A JP H04192926A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はワンチップに集積された逐次比較型のアナロ
グ・デジタル変換器（以下、ＡＤ変換器と略す）に関す
るものである。
グ・デジタル変換器（以下、ＡＤ変換器と略す）に関す
るものである。
第２図は、従来の逐次比較型ＡＤ変換器を示すブロック
図であり、図において、（１）はアナログ入力端子選択
回路で、アナログ入力端子Ａ Ｎ ｏ ” ＡＮｌから
１つを選択する。（２）は比較器で、アナログ入力端子
に印加される電圧と内部の基準電圧を比較する。（３）
はＡＤ逐次近似レジスタで、比較器（２）の出力を格納
及び基準電圧を比較する。（４）はＤＡ変換器て、基準
電圧を出力する。（５）はＡＤ制御回路で、ＡＤ変換動
作に必要なタイミング信号及び制御信号を出力する。（
６）はＡＤ制御モードレジスタで、動作モードを指定す
る。（７）はＡＤ変換結果格納レジスタで、ＡＤ逐次近
似レジスタ（３）の値を変換終了後に格納する。（８）
はアナログ端子指定レジスタで、アナログ入力端子選択
回路（１）に端子指定を行う。（９）はＣＰＵて、レジ
スタとデータの読み出し書き込みを行う。ＧＯ）はデー
タバスで、ＣＰＵとレジスタ間のデータのやり取りに使
用される。上記（］）〜αＯ）かワンチップに集積され
ている。
図であり、図において、（１）はアナログ入力端子選択
回路で、アナログ入力端子Ａ Ｎ ｏ ” ＡＮｌから
１つを選択する。（２）は比較器で、アナログ入力端子
に印加される電圧と内部の基準電圧を比較する。（３）
はＡＤ逐次近似レジスタで、比較器（２）の出力を格納
及び基準電圧を比較する。（４）はＤＡ変換器て、基準
電圧を出力する。（５）はＡＤ制御回路で、ＡＤ変換動
作に必要なタイミング信号及び制御信号を出力する。（
６）はＡＤ制御モードレジスタで、動作モードを指定す
る。（７）はＡＤ変換結果格納レジスタで、ＡＤ逐次近
似レジスタ（３）の値を変換終了後に格納する。（８）
はアナログ端子指定レジスタで、アナログ入力端子選択
回路（１）に端子指定を行う。（９）はＣＰＵて、レジ
スタとデータの読み出し書き込みを行う。ＧＯ）はデー
タバスで、ＣＰＵとレジスタ間のデータのやり取りに使
用される。上記（］）〜αＯ）かワンチップに集積され
ている。
次に動作について説明する。一般に２ｘの・分解能を持
つＡ／Ｄ変換器の場合、Ａ／Ｄ変換逐次比較レジスタ（
３）はＸビットで構成されており、最上位ビットより順
次比較・変換して行く。第１図のブロック図を用いて動
作を説明すると、ＣＰ Ｕ ｆ９）よりデータバス０ω
を介してΔ／Ｄ変換すべきアナログ入力端子を選択する
アナログ端子指定レジスタ（８）とＡ／Ｄ変換の各種モ
ートを設定するＡ／Ｄ制御モードレジスタ（６）にデー
タを書き込む。アナログ端子指定レジスタ（８）に書き
込まれたデータによってアナログ入力端子選択回路（＋
）によってアナログ入力端子ＡＮ０〜ＡＮ、からｌ端子
を選択する。
つＡ／Ｄ変換器の場合、Ａ／Ｄ変換逐次比較レジスタ（
３）はＸビットで構成されており、最上位ビットより順
次比較・変換して行く。第１図のブロック図を用いて動
作を説明すると、ＣＰ Ｕ ｆ９）よりデータバス０ω
を介してΔ／Ｄ変換すべきアナログ入力端子を選択する
アナログ端子指定レジスタ（８）とＡ／Ｄ変換の各種モ
ートを設定するＡ／Ｄ制御モードレジスタ（６）にデー
タを書き込む。アナログ端子指定レジスタ（８）に書き
込まれたデータによってアナログ入力端子選択回路（＋
）によってアナログ入力端子ＡＮ０〜ＡＮ、からｌ端子
を選択する。
また、Ａ／Ｄ制御モートレジスタ（６）の特定ビットに
“１“を書き込むことによりＡ／Ｄ変換の起動かかかり
、へ／Ｄ制御回路（５）よりＡ／Ｄ変換動作に必要な制
御タイミング信号を発生する。
“１“を書き込むことによりＡ／Ｄ変換の起動かかかり
、へ／Ｄ制御回路（５）よりＡ／Ｄ変換動作に必要な制
御タイミング信号を発生する。
たとえば、アナログ端子指定レジスタ（８）によってア
ナログ入力端子Ａ Ｎ ｏか選択されたとすると八Ｎ。
ナログ入力端子Ａ Ｎ ｏか選択されたとすると八Ｎ。
の入力電圧と、△／Ｄ逐次近似レジスタ（３）によって
指定されるＤ／Ａ変換器（４）の出力電圧とが比較器（
２）によって１ヒツト毎に比較され、比較結果を順次Ａ
／Ｄ逐次近似レジスタ（３）に格納する。
指定されるＤ／Ａ変換器（４）の出力電圧とが比較器（
２）によって１ヒツト毎に比較され、比較結果を順次Ａ
／Ｄ逐次近似レジスタ（３）に格納する。
Ｄ／Ａ変換器（４）はＡ／Ｄ逐次、近似レジスタで指定
されるため、１ビツト毎と格納される毎にＡ／Ｄ逐次近
似レジスタの内容か更新されるので、それにともないＤ
／Ａ変換器（４）の出力は変化していく。
されるため、１ビツト毎と格納される毎にＡ／Ｄ逐次近
似レジスタの内容か更新されるので、それにともないＤ
／Ａ変換器（４）の出力は変化していく。
上記比較動作かＸ回実行されるとＡ／Ｄ変換動作が完了
しＡ／Ｄ逐次近似レジスタ（３）の内容かＡ／Ｄ変換結
果格納レジスタ（７）に格納されて終了する。
しＡ／Ｄ逐次近似レジスタ（３）の内容かＡ／Ｄ変換結
果格納レジスタ（７）に格納されて終了する。
上記Ａ／Ｄ変換を動作は単チヤンネルモートである。次
に複数チャンネルモートにおける、スキャンモードにつ
いて説明する。
に複数チャンネルモートにおける、スキャンモードにつ
いて説明する。
第３図に示すように、４つの入力端子ＡＮ、、ＡＮ、、
ＡＮ２、ＡＮ、を順番にＡ／Ｄ変換動作を繰り返す（ス
キャン動作）場合について動作を説明する。
ＡＮ２、ＡＮ、を順番にＡ／Ｄ変換動作を繰り返す（ス
キャン動作）場合について動作を説明する。
ＣＰ Ｕ （９）は、４つのアナログ端子を示すデータ
をアナログ端子指定レジスタ（８）に設定し、Ａ／Ｄ制
御モートレジスタ（６）にスキャンモートを設定して起
動をかける。
をアナログ端子指定レジスタ（８）に設定し、Ａ／Ｄ制
御モートレジスタ（６）にスキャンモートを設定して起
動をかける。
そして前記単チャネルモートにおけるＡ／Ｄ変換動作て
ＣＨ，（ＡＮ、）から順次ＣＨ２（八Ｎ 、）ＣＨ３（
Ａ Ｎ ２）ＣＨ４（Ａ Ｎ ３）と変換を行い繰り返
していく。
ＣＨ，（ＡＮ、）から順次ＣＨ２（八Ｎ 、）ＣＨ３（
Ａ Ｎ ２）ＣＨ４（Ａ Ｎ ３）と変換を行い繰り返
していく。
この時、】チャネルＡ／Ｄ変換終了毎にＡ／Ｄ変換結果
を格納レジスタ（ア）に格納し、さらにＡ／Ｄ変換制御
回路（５）によって、アナログ端子指定レジスタ（８）
をインクリメントして、次のチャネルを選択し、へ／Ｄ
変換を行います。
を格納レジスタ（ア）に格納し、さらにＡ／Ｄ変換制御
回路（５）によって、アナログ端子指定レジスタ（８）
をインクリメントして、次のチャネルを選択し、へ／Ｄ
変換を行います。
第５図にアナログ端子指定レジスタの具体的な構成ブロ
ック図を示す。
ック図を示す。
選択すべきアナログ入力端子のデータを格納している指
定レジスタを選ぶポインタ（５０）と、ポインタの内容
を＋１、インクリメントする＋１回路（５１）、ポイン
タに示されたレジスタの内容かアナログ端子の指定デー
タを格納している指定レジスタＣＨ，〜ＣＨＪ（５２）
〜（５５）て構成されている。
定レジスタを選ぶポインタ（５０）と、ポインタの内容
を＋１、インクリメントする＋１回路（５１）、ポイン
タに示されたレジスタの内容かアナログ端子の指定デー
タを格納している指定レジスタＣＨ，〜ＣＨＪ（５２）
〜（５５）て構成されている。
各チャネルのＡ／Ｄ変換終了後Ａ／Ｄ制御回路からの信
号によってポインタ（５０）の値か＋１されて更新しチ
ャネルＣＨ，からＣＨ４まて順次選択される。
号によってポインタ（５０）の値か＋１されて更新しチ
ャネルＣＨ，からＣＨ４まて順次選択される。
たたし、チャネルＣＨ，はＡ／Ｄ変換器の入力端子を指
し、指定レジスタによって入力端子ＡＮ。
し、指定レジスタによって入力端子ＡＮ。
をチャネルＣＨ，と対応させている。
従来のΔ／Ｄ変換装置は以上のような構成されているの
で複数チャネルモートてスキャン動作を行っている時、
別のチャネルをＡ／Ｄ変換したい場合、ソフトウェア的
にＣＰＵによってスキャン動作を中止し、単チャネルモ
ードに設定して動作させ、終了後再び複数チャネルモー
トにしてスキャン動作を実行させなければならない。
で複数チャネルモートてスキャン動作を行っている時、
別のチャネルをＡ／Ｄ変換したい場合、ソフトウェア的
にＣＰＵによってスキャン動作を中止し、単チャネルモ
ードに設定して動作させ、終了後再び複数チャネルモー
トにしてスキャン動作を実行させなければならない。
このような処理か必要なため、上記のように別のチャネ
ルのＡ／Ｄ変換する場合、ソフト処理時間か余計にかか
るためにリアルタイム性か低下してしまう。
ルのＡ／Ｄ変換する場合、ソフト処理時間か余計にかか
るためにリアルタイム性か低下してしまう。
又、ソフトウェアの負荷か大きくなるなとの問題点かあ
った。
った。
この発明は上記のような問題点を解消するためになされ
たもので、ソフ）・ウェアの負荷を小さくリアルタイム
性を低下させないで、割込み的Ａ／Ｄ変換動作か実行で
き、かつ終了後に以前のスキャン動作を自動的に再実行
できるＡ／Ｄ変換装置を得ることを目的とする。
たもので、ソフ）・ウェアの負荷を小さくリアルタイム
性を低下させないで、割込み的Ａ／Ｄ変換動作か実行で
き、かつ終了後に以前のスキャン動作を自動的に再実行
できるＡ／Ｄ変換装置を得ることを目的とする。
［課題を解決するだめの手段〕
この発明に係るアナログ・ディジタル変換器は、従来の
Ａ／Ｄ変換器に割込み用端子指定レジスタ、アナログ端
子指定レジスタと割込み用端子指定レジスタの出力を切
換える切換え回路、割込み用Ａ／Ｄ変換結果を格納する
割込み用格納レジスタを設けたものである。
Ａ／Ｄ変換器に割込み用端子指定レジスタ、アナログ端
子指定レジスタと割込み用端子指定レジスタの出力を切
換える切換え回路、割込み用Ａ／Ｄ変換結果を格納する
割込み用格納レジスタを設けたものである。
この発明におけるアナログ・ディジタル変換器は、ソフ
トウェアの負荷を小さくリアルタイム性を低下させずに
、割込み的Ａ／Ｄ変換動作の実行がてきる。
トウェアの負荷を小さくリアルタイム性を低下させずに
、割込み的Ａ／Ｄ変換動作の実行がてきる。
以下、二の発明の一実施例を図について説明する。第１
図において、（１）〜αωは従来と同様のため説明を省
略する。０℃は割込み用端子指定レジスタ、α２切換え
回路で、アナログ端子指定レジスタ（８）と割込み用端
子指定レジスタαＤの出力を切換える。
図において、（１）〜αωは従来と同様のため説明を省
略する。０℃は割込み用端子指定レジスタ、α２切換え
回路で、アナログ端子指定レジスタ（８）と割込み用端
子指定レジスタαＤの出力を切換える。
０３は割込み用格納レジスタで、割込み用Ａ／Ｄ変換結
果を格納する。
果を格納する。
次に動作について説明する。第１図のＡ／Ｄ変換器にＣ
Ｈ，〜ＣＨ，を順次スキャン動作しているときにＡ Ｎ
ｓの入力端子を用いてＡ／Ｄ変換を強制的に実行した
い場合、ＣＰＵより割り込み用端子指定レジスタ０υに
データを書き込むことにより、指定レジスタＱｌ） Ａ
／ Ｄ制御回路（５）に中断信号が出力され、それに
したかってＡ／Ｄ制御回路は現在Ａ／Ｄ変換中の動作を
停止し、切換え回路０Ｘ５に制 −御信号を出力しアナ
ログ端子指定レジスタ（８）から割込み用端子指定レジ
スタに切換えて出力しアナログ入力端子選択回路（］）
においては、ＡＮ！か選択される。そしてＡ／Ｄ制御回
路は改めてＡ／Ｄ動作タイミング信号を発生して、八Ｎ
５のＡ／Ｄ変換か割込み的に実行される。
Ｈ，〜ＣＨ，を順次スキャン動作しているときにＡ Ｎ
ｓの入力端子を用いてＡ／Ｄ変換を強制的に実行した
い場合、ＣＰＵより割り込み用端子指定レジスタ０υに
データを書き込むことにより、指定レジスタＱｌ） Ａ
／ Ｄ制御回路（５）に中断信号が出力され、それに
したかってＡ／Ｄ制御回路は現在Ａ／Ｄ変換中の動作を
停止し、切換え回路０Ｘ５に制 −御信号を出力しアナ
ログ端子指定レジスタ（８）から割込み用端子指定レジ
スタに切換えて出力しアナログ入力端子選択回路（］）
においては、ＡＮ！か選択される。そしてＡ／Ｄ制御回
路は改めてＡ／Ｄ動作タイミング信号を発生して、八Ｎ
５のＡ／Ｄ変換か割込み的に実行される。
第７図の動作フローのようにＡ Ｎ ｓの割込みＡ／Ｄ
変換が終了すると、切換え回路α２かＡ／Ｄ制御回路（
５）からのＡ／Ｄ変換終了信号によってリセットされ、
割込み用端子指定レジスタαυからアナログ端子指定レ
ジスタへ切り換えられる。
変換が終了すると、切換え回路α２かＡ／Ｄ制御回路（
５）からのＡ／Ｄ変換終了信号によってリセットされ、
割込み用端子指定レジスタαυからアナログ端子指定レ
ジスタへ切り換えられる。
そして、ＣＨｔのＡ／Ｄ変換動作か再実行される。
この発明の切り換え回路α２について第６図を用いて説
明する。切換回路０７Ｊは、２ Ｎ ＯＲ（８０）、イ
ンバータ（８１）、２ Ａ Ｎ Ｄ （８２）、３ Ｎ
ＯＲ（８３）に構成され切り換え出力信号へを出力す
る回路（ａ図）と、トラスファゲート（８４）、（８５
）と、インバータ（８６）によって構成される１ビット
切換え回路（ｂ図）を備えている。１ビット切換え回路
は端子指定レジスタのビット数分を切換え回路Ｏ２は備
えている。
明する。切換回路０７Ｊは、２ Ｎ ＯＲ（８０）、イ
ンバータ（８１）、２ Ａ Ｎ Ｄ （８２）、３ Ｎ
ＯＲ（８３）に構成され切り換え出力信号へを出力す
る回路（ａ図）と、トラスファゲート（８４）、（８５
）と、インバータ（８６）によって構成される１ビット
切換え回路（ｂ図）を備えている。１ビット切換え回路
は端子指定レジスタのビット数分を切換え回路Ｏ２は備
えている。
割込み用端子指定レジスタαυ及び割込み用格納レジス
タは公知の汎用レジスタなので説明は省略する。
タは公知の汎用レジスタなので説明は省略する。
第７図のタイミングチャートを用いて、動作を説明する
。
。
時間Ｔ、において、ＣＰ Ｕ （９１より割込み用端子
指定レジスタαυにデータか書き込まれる。このとき書
き込み信号か発生して第８図（ａｌのインバータ出力△
か“Ｈ”か立ち上かり、この出力Ａ信号によってアナロ
グ端子指定レジスタ出力から割込み用端子指定レジスタ
出力へ切換えられ、アナログ入力端子選択回路（１）に
入力されるためアナログ入力端子がＡＮ、〜ＡＮ、へ切
り換わる。
指定レジスタαυにデータか書き込まれる。このとき書
き込み信号か発生して第８図（ａｌのインバータ出力△
か“Ｈ”か立ち上かり、この出力Ａ信号によってアナロ
グ端子指定レジスタ出力から割込み用端子指定レジスタ
出力へ切換えられ、アナログ入力端子選択回路（１）に
入力されるためアナログ入力端子がＡＮ、〜ＡＮ、へ切
り換わる。
また上記の書き込み信号はＡ／Ｄ制御回路（５）に入力
され動作中のＡ／Ｄ変換を中断して、タイミングをリセ
ットして新たにＡ／Ｄ変換タイミング信号を出力する。
され動作中のＡ／Ｄ変換を中断して、タイミングをリセ
ットして新たにＡ／Ｄ変換タイミング信号を出力する。
ＡＮＳのＡ／Ｄ変換が終了すると時間Ｔ２に格納レジス
タ書き込み信号か発生し出力Ａか“Ｈ”であるので割込
み用格納しジスタタα３に格納される。
タ書き込み信号か発生し出力Ａか“Ｈ”であるので割込
み用格納しジスタタα３に格納される。
出力Ａ信号か“Ｌ”である時は割込みＡ／Ｄ変換動作で
ないためＡ／Ｄ変換結果格納レジスタ（７）へ格納され
る。
ないためＡ／Ｄ変換結果格納レジスタ（７）へ格納され
る。
変換結果を格納後時間Ｔ、にＡ／Ｄ変終了信号によって
、切換え回路０ｚの２ Ａ Ｎ Ｄ （８２）を介して
出力Ａは“Ｌ”に立ち下かり、割込み用端子指定レジス
タ出力からアナログ端子指定レジスタ出力へ切換える。
、切換え回路０ｚの２ Ａ Ｎ Ｄ （８２）を介して
出力Ａは“Ｌ”に立ち下かり、割込み用端子指定レジス
タ出力からアナログ端子指定レジスタ出力へ切換える。
その後Ａ Ｎ ＋のＡ／Ｄ変換動作か再実行され以前の
スキャン動作へ復帰する。
スキャン動作へ復帰する。
以上のように複数又は単一のチャネルをスキャンモード
でＡ／Ｄ変換している場合において、本発明回路を用い
ることにより、ソフトウェアのオーバーヘッド低減しリ
アルタイム性を向上させる効果かある。
でＡ／Ｄ変換している場合において、本発明回路を用い
ることにより、ソフトウェアのオーバーヘッド低減しリ
アルタイム性を向上させる効果かある。
第１図はこの発明の一実施例によるＡ／Ｄ変換器のブロ
ック図、第２図は従来のＡ／Ｄ変換器のブロック図、第
３図はスキャン動作図、第４図はアナログ端子指定レジ
スタのブロック図、第５図は割込み時のスキャン動作図
、第６図（ａ） （ｂ）は切換え回路図、第７図はこの
発明によるへ／ｐ変換器実施例の動作タイミングチャー
ト図である。 図において、（１）はアナログ入力端子選択回路、（２
）は比較器、（３）はＡＤ逐次近似レジスタ、（４）は
Ｄへ変換器、（５）はＡＤ制御回路、（６）はＡＤ制御
モードレジスタ、（７）はＡＤ変換結果格納レジスタ、
（８）はアナログ端子指定レジスタ、（９）はＣＰＵ、
００）はデータバス、ＯＤは割込み用端子指定しンスタ
、ＱＺは切換回路、０３は割込み用格納レジスタである
。 なお、図中、同一符号は同一、又は相当部分を示す。
ック図、第２図は従来のＡ／Ｄ変換器のブロック図、第
３図はスキャン動作図、第４図はアナログ端子指定レジ
スタのブロック図、第５図は割込み時のスキャン動作図
、第６図（ａ） （ｂ）は切換え回路図、第７図はこの
発明によるへ／ｐ変換器実施例の動作タイミングチャー
ト図である。 図において、（１）はアナログ入力端子選択回路、（２
）は比較器、（３）はＡＤ逐次近似レジスタ、（４）は
Ｄへ変換器、（５）はＡＤ制御回路、（６）はＡＤ制御
モードレジスタ、（７）はＡＤ変換結果格納レジスタ、
（８）はアナログ端子指定レジスタ、（９）はＣＰＵ、
００）はデータバス、ＯＤは割込み用端子指定しンスタ
、ＱＺは切換回路、０３は割込み用格納レジスタである
。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数のチャネル又は単一のチャネルのスキャン動作が
できるアナログ・デジタル変換器において、スキャン動
作中にスキャンされていない別チャネルを高速かつ割込
み的にアナログデジタル変換する端子指定レジスタ切換
え回路と格納レジスタを設けたことを特徴とするアナロ
グ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689290A JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689290A JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192926A true JPH04192926A (ja) | 1992-07-13 |
| JP2715656B2 JP2715656B2 (ja) | 1998-02-18 |
Family
ID=18192913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32689290A Expired - Fee Related JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715656B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013179568A (ja) * | 2012-02-08 | 2013-09-09 | Renesas Electronics Corp | 半導体集積回路装置及びデータ処理システム |
-
1990
- 1990-11-27 JP JP32689290A patent/JP2715656B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013179568A (ja) * | 2012-02-08 | 2013-09-09 | Renesas Electronics Corp | 半導体集積回路装置及びデータ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715656B2 (ja) | 1998-02-18 |
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Legal Events
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|---|---|---|---|
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