JPH05314281A - Ａ／ｄ変換器を内蔵したマイクロコンピュータ - Google Patents
Ａ／ｄ変換器を内蔵したマイクロコンピュータInfo
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- JPH05314281A JPH05314281A JP4146548A JP14654892A JPH05314281A JP H05314281 A JPH05314281 A JP H05314281A JP 4146548 A JP4146548 A JP 4146548A JP 14654892 A JP14654892 A JP 14654892A JP H05314281 A JPH05314281 A JP H05314281A
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Abstract
(57)【要約】
【構成】 複数のアナログ入力端子に対しＡ／Ｄ変換器
を一つだけ内蔵させ、スイッチで切り替えて時分割方式
でＡ／Ｄ変換を行なえるようにしたマイクロコンピュー
タにおいて、上記アナログ入力端子のうち使用する端子
を指定するための制御用レジスタと、この制御用レジス
タの内容に基づいて上記切替えスイッチを選択する制御
信号を形成する選択回路と、現在Ａ／Ｄ変換を行なって
いる入力端子を示すシフトレジスタとを設け、このシフ
トレジスタをクロックでシフト動作させながら上記制御
用レジスタの内容に基づいて指定されている端子につい
てのみ入力信号のサンプリングとＡ／Ｄ変換を行なわせ
るようにした。 【効果】 使用するアナログ入力端子数すなわちＡ／Ｄ
変換したいアナログ信号数を応用システムあるいはタス
クごとに選択できるため、内蔵されているＡ／Ｄ変換器
の性能をシステムの要求に合わせて最大限に引き出すこ
とができる。
を一つだけ内蔵させ、スイッチで切り替えて時分割方式
でＡ／Ｄ変換を行なえるようにしたマイクロコンピュー
タにおいて、上記アナログ入力端子のうち使用する端子
を指定するための制御用レジスタと、この制御用レジス
タの内容に基づいて上記切替えスイッチを選択する制御
信号を形成する選択回路と、現在Ａ／Ｄ変換を行なって
いる入力端子を示すシフトレジスタとを設け、このシフ
トレジスタをクロックでシフト動作させながら上記制御
用レジスタの内容に基づいて指定されている端子につい
てのみ入力信号のサンプリングとＡ／Ｄ変換を行なわせ
るようにした。 【効果】 使用するアナログ入力端子数すなわちＡ／Ｄ
変換したいアナログ信号数を応用システムあるいはタス
クごとに選択できるため、内蔵されているＡ／Ｄ変換器
の性能をシステムの要求に合わせて最大限に引き出すこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理技術さらには
データ処理装置におけるＩ／Ｏ制御方式に適用して特に
有効な技術に関し、例えばＡ／Ｄ変換器を内蔵したマイ
クロコンピュータに利用して有効な技術に関する。
データ処理装置におけるＩ／Ｏ制御方式に適用して特に
有効な技術に関し、例えばＡ／Ｄ変換器を内蔵したマイ
クロコンピュータに利用して有効な技術に関する。
【０００２】
【従来の技術】従来のシングルチップマイクロコンピュ
ータの中に、Ａ／Ｄ変換器を内蔵したものがある。さら
に、複数のアナログ信号を扱えるように、複数のアナロ
グ入力端子を備えたものもある。その場合、アナログ入
力端子数に合わせてＡ／Ｄ変換器を複数個内蔵させると
チップサイズが増大してしまうため、複数のアナログ入
力端子に対しＡ／Ｄ変換器は一つだけ内蔵させ、スイッ
チで切り替えて時分割方式でＡ／Ｄ変換を行なえるよう
にしたマイクロコンピュータが提供されている（株式会
社日立製作所発行、「日立シングルチップコンピュータ
Ｈ８／５００シリーズプログラミングマニュアル：ＡＤ
Ｊ−６０２−０２２」参照）。複数のアナログ入力端子
に対し一つのＡ／Ｄ変換器を内蔵した上記シングルチッ
プマイコンにおいては、複数のアナログ入力端子を順番
に選択して入力信号のサンプリングとＡ／Ｄ変換を行な
う入力端子の自動走査機能を備え、Ａ／Ｄ変換の結果を
レジスタに格納して一連の変換が終了した時点でＣＰＵ
に割込みをかけて読み込ませるようにしている。
ータの中に、Ａ／Ｄ変換器を内蔵したものがある。さら
に、複数のアナログ信号を扱えるように、複数のアナロ
グ入力端子を備えたものもある。その場合、アナログ入
力端子数に合わせてＡ／Ｄ変換器を複数個内蔵させると
チップサイズが増大してしまうため、複数のアナログ入
力端子に対しＡ／Ｄ変換器は一つだけ内蔵させ、スイッ
チで切り替えて時分割方式でＡ／Ｄ変換を行なえるよう
にしたマイクロコンピュータが提供されている（株式会
社日立製作所発行、「日立シングルチップコンピュータ
Ｈ８／５００シリーズプログラミングマニュアル：ＡＤ
Ｊ−６０２−０２２」参照）。複数のアナログ入力端子
に対し一つのＡ／Ｄ変換器を内蔵した上記シングルチッ
プマイコンにおいては、複数のアナログ入力端子を順番
に選択して入力信号のサンプリングとＡ／Ｄ変換を行な
う入力端子の自動走査機能を備え、Ａ／Ｄ変換の結果を
レジスタに格納して一連の変換が終了した時点でＣＰＵ
に割込みをかけて読み込ませるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上記シングルチッ
プマイコンにおいては、複数のアナログ入力端子を順番
に選択して入力信号のサンプリングとＡ／Ｄ変換を行な
うという固定的な動作のみしか行なえない。そのため、
上記シングルチップマイコンを使用した応用システム
（例えば、カメラやコピーの制御システム等）を設計し
ようとする者は、システムコストを重視する場合にはＡ
／Ｄ変換器に付属した入力端子走査機能がシステムの仕
様に合わなくても無理して用い、システムの性能を重視
する場合にはシステムの仕様を満たすためマイクロコン
ピュータの外部に専用の自動走査機能を実現する切換え
スイッチやその制御回路を外付け回路として構成せざる
を得なかった。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上記シングルチッ
プマイコンにおいては、複数のアナログ入力端子を順番
に選択して入力信号のサンプリングとＡ／Ｄ変換を行な
うという固定的な動作のみしか行なえない。そのため、
上記シングルチップマイコンを使用した応用システム
（例えば、カメラやコピーの制御システム等）を設計し
ようとする者は、システムコストを重視する場合にはＡ
／Ｄ変換器に付属した入力端子走査機能がシステムの仕
様に合わなくても無理して用い、システムの性能を重視
する場合にはシステムの仕様を満たすためマイクロコン
ピュータの外部に専用の自動走査機能を実現する切換え
スイッチやその制御回路を外付け回路として構成せざる
を得なかった。
【０００４】そのため、システムコストを重視した設計
の場合には応用システムでは必要としない無駄な端子が
生じ、内蔵Ａ／Ｄ変換器を有効に利用できずシステムの
処理速度が実質的に低下するという不都合がある。ま
た、システムの性能を重視した設計の場合には、せっか
くマイクロコンピュータに内蔵されているＡ／Ｄ変換器
に付属した入力端子走査機能を利用することができず、
外付け部品を必要とすることから、コストが高くなり、
システムが大型化するという不都合が生じる。
の場合には応用システムでは必要としない無駄な端子が
生じ、内蔵Ａ／Ｄ変換器を有効に利用できずシステムの
処理速度が実質的に低下するという不都合がある。ま
た、システムの性能を重視した設計の場合には、せっか
くマイクロコンピュータに内蔵されているＡ／Ｄ変換器
に付属した入力端子走査機能を利用することができず、
外付け部品を必要とすることから、コストが高くなり、
システムが大型化するという不都合が生じる。
【０００５】本発明の目的は、Ａ／Ｄ変換器内蔵のマイ
クロコンピュータにおいてＡ／Ｄ変換器の性能をシステ
ムの要求に合わせて最大限に引き出せるようにして汎用
性を向上させ、これによって高性能の応用システムを低
価格で実現できるようにすることにある。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
クロコンピュータにおいてＡ／Ｄ変換器の性能をシステ
ムの要求に合わせて最大限に引き出せるようにして汎用
性を向上させ、これによって高性能の応用システムを低
価格で実現できるようにすることにある。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のアナログ入力端子に対し
Ａ／Ｄ変換器は一つだけ内蔵させ、スイッチで切り替え
て時分割方式でＡ／Ｄ変換を行なえるようにしたマイク
ロコンピュータにおいて、上記アナログ入力端子のうち
使用する端子を指定するための制御用レジスタと、この
制御用レジスタの内容に基づいて上記切替えスイッチを
選択する制御信号を形成する選択回路と、現在Ａ／Ｄ変
換を行なっている入力端子を示す記憶回路とを設け、こ
の記憶回路をたとえばクロックでシフト動作させながら
上記制御用レジスタの内容に基づいて指定されている端
子についてのみ入力信号のサンプリングとＡ／Ｄ変換を
行なわせるようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のアナログ入力端子に対し
Ａ／Ｄ変換器は一つだけ内蔵させ、スイッチで切り替え
て時分割方式でＡ／Ｄ変換を行なえるようにしたマイク
ロコンピュータにおいて、上記アナログ入力端子のうち
使用する端子を指定するための制御用レジスタと、この
制御用レジスタの内容に基づいて上記切替えスイッチを
選択する制御信号を形成する選択回路と、現在Ａ／Ｄ変
換を行なっている入力端子を示す記憶回路とを設け、こ
の記憶回路をたとえばクロックでシフト動作させながら
上記制御用レジスタの内容に基づいて指定されている端
子についてのみ入力信号のサンプリングとＡ／Ｄ変換を
行なわせるようにしたものである。
【０００７】
【作用】上記した手段によれば、使用するアナログ入力
端子数すなわちＡ／Ｄ変換したいアナログ信号数を応用
システムあるいはタスクごとに選択できるため、内蔵さ
れているＡ／Ｄ変換器の性能をシステムの要求に合わせ
て最大限に引き出すことができる。
端子数すなわちＡ／Ｄ変換したいアナログ信号数を応用
システムあるいはタスクごとに選択できるため、内蔵さ
れているＡ／Ｄ変換器の性能をシステムの要求に合わせ
て最大限に引き出すことができる。
【０００８】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１には本発明を適用して好適なＡ／Ｄ変
換器内蔵シングルチップマイコンの一実施例が示されて
いる。特に制限されないが、図中鎖線Ａで囲まれた各回
路ブロックは、単結晶シリコン基板のような一個の半導
体チップ上において形成される。図１において、１はマ
イクロプロセッサ（ＣＰＵ）、２は記憶装置としてのラ
ンダムアクセスメモリ（ＲＡＭ）およびリードオンリメ
モリ（ＲＯＭ）、３はタイマユニット、４は通信用のシ
リアルコミュニケーションユニット、５はＡ／Ｄ変換ユ
ニットで、上記ＣＰＵ１と各ユニット２〜５はバス６を
介して互いに接続されている。ＣＰＵ１は各ユニット２
〜５からの割込み信号を受けて優先度を判定し、必要に
応じて実行中の処理を中断し割込み処理へ移行するため
の割込み制御回路１Ａを備えている。
て説明する。図１には本発明を適用して好適なＡ／Ｄ変
換器内蔵シングルチップマイコンの一実施例が示されて
いる。特に制限されないが、図中鎖線Ａで囲まれた各回
路ブロックは、単結晶シリコン基板のような一個の半導
体チップ上において形成される。図１において、１はマ
イクロプロセッサ（ＣＰＵ）、２は記憶装置としてのラ
ンダムアクセスメモリ（ＲＡＭ）およびリードオンリメ
モリ（ＲＯＭ）、３はタイマユニット、４は通信用のシ
リアルコミュニケーションユニット、５はＡ／Ｄ変換ユ
ニットで、上記ＣＰＵ１と各ユニット２〜５はバス６を
介して互いに接続されている。ＣＰＵ１は各ユニット２
〜５からの割込み信号を受けて優先度を判定し、必要に
応じて実行中の処理を中断し割込み処理へ移行するため
の割込み制御回路１Ａを備えている。
【０００９】図２には、上記Ａ／Ｄ変換ユニット５の第
１の実施例が示されている。図２において、ＡＮｉｎ０
〜ＡＮｉｎ７はアナログ入力端子、１０は共通のＡ／Ｄ
変換器、１６は上記アナログ入力端子ＡＮｉｎ０〜ＡＮ
ｉｎ７に対応した８本のデータレジスタＲＥＧ０〜ＲＥ
Ｇ７からなるレジスタ群で、アナログ入力端子ＡＮｉｎ
０〜ＡＮｉｎ７とＡ／Ｄ変換器１０との間およびＡ／Ｄ
変換器１０とデータレジスタＲＥＧ０〜ＲＥＧ７との間
には、切替えスイッチ２１および２２が設けられてい
る。これらの切替えスイッチ２１および２２は入力端子
走査制御部３０からの選択信号ＳＥＬ１，ＳＥＬ２によ
って切替え制御され、アナログ入力端子ＡＮｉｎ０が選
択されたときはＡ／Ｄ変換された結果がレジスタＲＥＧ
０に、アナログ入力端子ＡＮｉｎ１が選択されたときは
Ａ／Ｄ変換された結果がレジスタＲＥＧ１に、……のよ
うにそれぞれ対応するレジスタにＡ／Ｄ変換後の値が格
納されるようになっている。
１の実施例が示されている。図２において、ＡＮｉｎ０
〜ＡＮｉｎ７はアナログ入力端子、１０は共通のＡ／Ｄ
変換器、１６は上記アナログ入力端子ＡＮｉｎ０〜ＡＮ
ｉｎ７に対応した８本のデータレジスタＲＥＧ０〜ＲＥ
Ｇ７からなるレジスタ群で、アナログ入力端子ＡＮｉｎ
０〜ＡＮｉｎ７とＡ／Ｄ変換器１０との間およびＡ／Ｄ
変換器１０とデータレジスタＲＥＧ０〜ＲＥＧ７との間
には、切替えスイッチ２１および２２が設けられてい
る。これらの切替えスイッチ２１および２２は入力端子
走査制御部３０からの選択信号ＳＥＬ１，ＳＥＬ２によ
って切替え制御され、アナログ入力端子ＡＮｉｎ０が選
択されたときはＡ／Ｄ変換された結果がレジスタＲＥＧ
０に、アナログ入力端子ＡＮｉｎ１が選択されたときは
Ａ／Ｄ変換された結果がレジスタＲＥＧ１に、……のよ
うにそれぞれ対応するレジスタにＡ／Ｄ変換後の値が格
納されるようになっている。
【００１０】上記入力端子走査制御部３０は、上記アナ
ログ入力端子ＡＮｉｎ０〜ＡＮｉｎ７に対応したビット
群からなる８ビットのイネーブルレジスタ１２と、この
イネーブルレジスタ１２の内容に基づいて上記切替えス
イッチ２１，２２を選択させる制御信号およびＡ／Ｄ変
換器１０に対する変換開始信号を形成する制御回路１１
と、この制御回路１１からの制御信号をデコードして上
記切替えスイッチ２１，２２に対する選択信号ＳＥＬ
１，ＳＥＬ２を形成する選択回路１４と、現在Ａ／Ｄ変
換を行なっている入力端子を示すシフトレジスタ１３
と、上記アナログ入力端子ＡＮｉｎ０〜ＡＮｉｎ７に対
応したビット群からなり上記Ａ／Ｄ変換器２により最新
にＡ／Ｄ変換が完了した入力端子を示す変換完了チャネ
ル指示レジスタ１５とにより構成されている。
ログ入力端子ＡＮｉｎ０〜ＡＮｉｎ７に対応したビット
群からなる８ビットのイネーブルレジスタ１２と、この
イネーブルレジスタ１２の内容に基づいて上記切替えス
イッチ２１，２２を選択させる制御信号およびＡ／Ｄ変
換器１０に対する変換開始信号を形成する制御回路１１
と、この制御回路１１からの制御信号をデコードして上
記切替えスイッチ２１，２２に対する選択信号ＳＥＬ
１，ＳＥＬ２を形成する選択回路１４と、現在Ａ／Ｄ変
換を行なっている入力端子を示すシフトレジスタ１３
と、上記アナログ入力端子ＡＮｉｎ０〜ＡＮｉｎ７に対
応したビット群からなり上記Ａ／Ｄ変換器２により最新
にＡ／Ｄ変換が完了した入力端子を示す変換完了チャネ
ル指示レジスタ１５とにより構成されている。
【００１１】上記制御回路１１は、Ａ／Ｄ変換器１０に
おけるＡ／Ｄ変換が完了するとＡ／Ｄ変換器１０から出
力される変換完了信号を受けて一連の変換が終了したと
判定するとＣＰＵ１に対する割込み信号Ｑを発生するよ
うに構成されている。また、上記入力端子走査制御部３
０は、電源投入時等においてリセット信号により制御回
路１１を初期化してＡ／Ｄ変換器１０に対する変換開始
信号とＣＰＵ１に対するＡ／Ｄ変換終了を示す割込み信
号が出力されない状態に設定される。そして、初期化の
際に内部バス６を介してイネーブルレジスタ１２の設定
を行ない、使用したいアナログ入力端子ＡＮｉｎ０〜Ａ
Ｎｉｎ７に対応したイネーブルレジスタ１２のビットに
予め“１”を立てておく。また、同様に、シフトレジス
タ１３に対してＡ／Ｄ変換を開始する入力端子に対応す
るビットに“１”が立つように内部バス６を介して設定
を行なう。
おけるＡ／Ｄ変換が完了するとＡ／Ｄ変換器１０から出
力される変換完了信号を受けて一連の変換が終了したと
判定するとＣＰＵ１に対する割込み信号Ｑを発生するよ
うに構成されている。また、上記入力端子走査制御部３
０は、電源投入時等においてリセット信号により制御回
路１１を初期化してＡ／Ｄ変換器１０に対する変換開始
信号とＣＰＵ１に対するＡ／Ｄ変換終了を示す割込み信
号が出力されない状態に設定される。そして、初期化の
際に内部バス６を介してイネーブルレジスタ１２の設定
を行ない、使用したいアナログ入力端子ＡＮｉｎ０〜Ａ
Ｎｉｎ７に対応したイネーブルレジスタ１２のビットに
予め“１”を立てておく。また、同様に、シフトレジス
タ１３に対してＡ／Ｄ変換を開始する入力端子に対応す
るビットに“１”が立つように内部バス６を介して設定
を行なう。
【００１２】次に、上記Ａ／Ｄ変換ユニットによるＡ／
Ｄ変換動作について説明する。Ａ／Ｄ変換を開始する場
合、制御回路１１はまずシフトレジスタ１３およびイネ
ーブルレジスタ１２を調べて変換を開始する入力端子に
対応するビットが有効になっているか判定する。そし
て、有効になっていれば、選択回路１４に対してその入
力端子の番号を与える。すると、その入力端子に対応す
るスイッチ２１，２２がオンされてＡ／Ｄ変換器１０に
接続され、変換結果を格納するデータレジスタが選択さ
れる。それから、制御回路１１がＡ／Ｄ変換器１０に対
して変換開始信号を与える。これによって、選択された
入力端子に入力されているアナログ信号がＡ／Ｄ変換さ
れ、その結果がスイッチ２２を介して選択されているデ
ータレジスタ群１６に格納される。また、制御回路１１
は、一回のＡ／Ｄ変換が完了した時点で、変換完了チャ
ネル指示レジスタ１５の最新にＡ／Ｄ変換が完了した入
力端子に対応するビットに“１”が立つように書込みを
行なう。
Ｄ変換動作について説明する。Ａ／Ｄ変換を開始する場
合、制御回路１１はまずシフトレジスタ１３およびイネ
ーブルレジスタ１２を調べて変換を開始する入力端子に
対応するビットが有効になっているか判定する。そし
て、有効になっていれば、選択回路１４に対してその入
力端子の番号を与える。すると、その入力端子に対応す
るスイッチ２１，２２がオンされてＡ／Ｄ変換器１０に
接続され、変換結果を格納するデータレジスタが選択さ
れる。それから、制御回路１１がＡ／Ｄ変換器１０に対
して変換開始信号を与える。これによって、選択された
入力端子に入力されているアナログ信号がＡ／Ｄ変換さ
れ、その結果がスイッチ２２を介して選択されているデ
ータレジスタ群１６に格納される。また、制御回路１１
は、一回のＡ／Ｄ変換が完了した時点で、変換完了チャ
ネル指示レジスタ１５の最新にＡ／Ｄ変換が完了した入
力端子に対応するビットに“１”が立つように書込みを
行なう。
【００１３】制御回路１１は、Ａ／Ｄ変換が完了したと
きにＡ／Ｄ変換器１０から出力される変換完了信号を受
けると、シフトレジスタ１３に対してシフトクロックを
送って１ビットシフトさせる。この際、シフトレジスタ
１３は最終ビットの内容が先頭ビットに入るように動作
される。そして、シフト後、制御回路１１はシフトレジ
スタ１３の“１”の立っているビットに対応するイネー
ブルレジスタ１２のビットを調べて、ビットが有効にな
っているか判定し、無効ならそのビットをスキップすな
わち対応する入力端子のアナログ信号のサンプリングを
行なわずに、再びシフトレジスタ１３に対してシフトク
ロックを送って１ビットシフトさせる。
きにＡ／Ｄ変換器１０から出力される変換完了信号を受
けると、シフトレジスタ１３に対してシフトクロックを
送って１ビットシフトさせる。この際、シフトレジスタ
１３は最終ビットの内容が先頭ビットに入るように動作
される。そして、シフト後、制御回路１１はシフトレジ
スタ１３の“１”の立っているビットに対応するイネー
ブルレジスタ１２のビットを調べて、ビットが有効にな
っているか判定し、無効ならそのビットをスキップすな
わち対応する入力端子のアナログ信号のサンプリングを
行なわずに、再びシフトレジスタ１３に対してシフトク
ロックを送って１ビットシフトさせる。
【００１４】上記動作を繰り返すことにより、イネーブ
ルレジスタ１２の“１”の立っているビットに対応する
入力端子のアナログ信号のみが順にＡ／Ｄ変換されて行
く。そして、入力端子ＡＮｉｎ０〜ＡＮｉｎ７の走査が
一巡したところで、Ａ／Ｄ変換器１０から出力される変
換完了信号を受けて一連の変換が終了したと判定すると
ＣＰＵ１に対する割込み信号Ｑを発生する。また、制御
回路１１は、一回のＡ／Ｄ変換が完了した時点で、変換
完了チャネル指示レジスタ１５の最新にＡ／Ｄ変換が完
了した入力端子に対応するビットに“１”が立つように
書込みを行なう。従って、ＣＰＵ１は、変換完了チャネ
ル指示レジスタ１５の内容を調べることによりいつでも
最新にＡ／Ｄ変換が完了した入力端子を知り、その端子
に入力されているアナログ信号のＡ／Ｄ変換結果をレジ
スタ群１６の中から読み出すことができる。なお、変換
完了チャネル指示レジスタ１５を備えていれば、データ
レジスタ１６は全てのアナログ入力端子ＡＮｉｎ０〜Ａ
Ｎｉｎ７に対応した数だけ用意する必要はなく、１個ま
たは数個にすることができる。
ルレジスタ１２の“１”の立っているビットに対応する
入力端子のアナログ信号のみが順にＡ／Ｄ変換されて行
く。そして、入力端子ＡＮｉｎ０〜ＡＮｉｎ７の走査が
一巡したところで、Ａ／Ｄ変換器１０から出力される変
換完了信号を受けて一連の変換が終了したと判定すると
ＣＰＵ１に対する割込み信号Ｑを発生する。また、制御
回路１１は、一回のＡ／Ｄ変換が完了した時点で、変換
完了チャネル指示レジスタ１５の最新にＡ／Ｄ変換が完
了した入力端子に対応するビットに“１”が立つように
書込みを行なう。従って、ＣＰＵ１は、変換完了チャネ
ル指示レジスタ１５の内容を調べることによりいつでも
最新にＡ／Ｄ変換が完了した入力端子を知り、その端子
に入力されているアナログ信号のＡ／Ｄ変換結果をレジ
スタ群１６の中から読み出すことができる。なお、変換
完了チャネル指示レジスタ１５を備えていれば、データ
レジスタ１６は全てのアナログ入力端子ＡＮｉｎ０〜Ａ
Ｎｉｎ７に対応した数だけ用意する必要はなく、１個ま
たは数個にすることができる。
【００１５】図３には、上記Ａ／Ｄ変換ユニット５の第
２の実施例が示されている。図３の実施例は、図２の実
施例とほぼ同一の構成である。異なる点は、レジスタ選
択回路４１と、シフトレジスタ１３のシフト方向を指定
するスキャン方向フラグ１８が設けられ、制御回路１１
は割込みモード指定レジスタ１７を備えていることであ
る。上記レジスタ選択回路４１は、データレジスタ群１
６の中からＡ／Ｄ変換の結果を格納すべきレジスタを指
定できるようにするためのもので、指定されなかったレ
ジスタは、ＣＰＵがワークレジスタとして他の用途に利
用することができるように解放される。これによって、
マイクロコンピュータ全体のレジスタの数を減らすこと
ができる。なお、上記レジスタ選択回路４１、スキャン
方向フラグ１８、割込みモード指定レジスタ１７は、そ
れぞれＣＰＵ１が内部バス６を介して設定できるように
構成されている。
２の実施例が示されている。図３の実施例は、図２の実
施例とほぼ同一の構成である。異なる点は、レジスタ選
択回路４１と、シフトレジスタ１３のシフト方向を指定
するスキャン方向フラグ１８が設けられ、制御回路１１
は割込みモード指定レジスタ１７を備えていることであ
る。上記レジスタ選択回路４１は、データレジスタ群１
６の中からＡ／Ｄ変換の結果を格納すべきレジスタを指
定できるようにするためのもので、指定されなかったレ
ジスタは、ＣＰＵがワークレジスタとして他の用途に利
用することができるように解放される。これによって、
マイクロコンピュータ全体のレジスタの数を減らすこと
ができる。なお、上記レジスタ選択回路４１、スキャン
方向フラグ１８、割込みモード指定レジスタ１７は、そ
れぞれＣＰＵ１が内部バス６を介して設定できるように
構成されている。
【００１６】制御回路１１内の割込みモード指定レジス
タ１７は、例えば一連のＡ／Ｄ変換後にＣＰＵに対する
割込み信号を発生するか、各アナログ入力信号のＡ／Ｄ
変換ごとにＣＰＵに対する割込み信号を発生するか指定
できるようにするためのものである。上記割込みモード
指定レジスタ１７で各アナログ入力信号のＡ／Ｄ変換ご
とにＣＰＵに対する割込み信号を発生するモードを指定
し、レジスタ選択回路４１によりＡ／Ｄ変換結果を格納
すべきレジスタを一つ指定して固定的に格納させること
で、ＣＰＵの制御プログラムの簡素化を図ることができ
る。また、上記スキャン方向フラグ１８によりシフトレ
ジスタ１３のシフト方向を代えることができるため、ア
ナログ入力端子間の変換順序が制御手順に関連して変化
する場合やボードへの実装上の都合にスキャン方向を代
えたい場合に容易に対応させることができる。
タ１７は、例えば一連のＡ／Ｄ変換後にＣＰＵに対する
割込み信号を発生するか、各アナログ入力信号のＡ／Ｄ
変換ごとにＣＰＵに対する割込み信号を発生するか指定
できるようにするためのものである。上記割込みモード
指定レジスタ１７で各アナログ入力信号のＡ／Ｄ変換ご
とにＣＰＵに対する割込み信号を発生するモードを指定
し、レジスタ選択回路４１によりＡ／Ｄ変換結果を格納
すべきレジスタを一つ指定して固定的に格納させること
で、ＣＰＵの制御プログラムの簡素化を図ることができ
る。また、上記スキャン方向フラグ１８によりシフトレ
ジスタ１３のシフト方向を代えることができるため、ア
ナログ入力端子間の変換順序が制御手順に関連して変化
する場合やボードへの実装上の都合にスキャン方向を代
えたい場合に容易に対応させることができる。
【００１７】図４には、上記Ａ／Ｄ変換ユニット５の第
３の実施例が示されている。図４の実施例では、第１の
実施例におけるイネーブルレジスタ１２の代わりにアナ
ログ入力端子群ＡＮｉｎ０〜ＡＮｉｎｉとＡ／Ｄ変換器
２との間に端子選択制御＆チャネル数指定制御回路３１
を設け、ＣＰＵ１からの指令に従ってどのアナログ入力
端子を有効とするか設定できるようにするとともに、シ
フトレジスタ１３を可変長とし、端子選択制御＆チャネ
ル数指定制御回路３１と連動してチャネル数に合わせた
ビット数のシフトレジスタとして動作するように構成し
たものである。
３の実施例が示されている。図４の実施例では、第１の
実施例におけるイネーブルレジスタ１２の代わりにアナ
ログ入力端子群ＡＮｉｎ０〜ＡＮｉｎｉとＡ／Ｄ変換器
２との間に端子選択制御＆チャネル数指定制御回路３１
を設け、ＣＰＵ１からの指令に従ってどのアナログ入力
端子を有効とするか設定できるようにするとともに、シ
フトレジスタ１３を可変長とし、端子選択制御＆チャネ
ル数指定制御回路３１と連動してチャネル数に合わせた
ビット数のシフトレジスタとして動作するように構成し
たものである。
【００１８】以上説明したように、複数のアナログ入力
端子に対しＡ／Ｄ変換器を一つだけ内蔵させ、スイッチ
で切り替えて時分割方式でＡ／Ｄ変換を行なえるように
したマイクロコンピュータにおいて、上記アナログ入力
端子のうち使用する端子を指定するための制御用レジス
タと、この制御用レジスタの内容に基づいて上記切替え
スイッチを選択する制御信号を形成する選択回路と、現
在Ａ／Ｄ変換を行なっている入力端子を示すシフトレジ
スタとを設け、このシフトレジスタをクロックでシフト
動作させながら上記制御用レジスタの内容に基づいて指
定されている端子についてのみ入力信号のサンプリング
とＡ／Ｄ変換を行なわせるようにしたので、使用するア
ナログ入力端子数すなわちＡ／Ｄ変換したいアナログ信
号数を応用システムあるいはタスクごとに選択できるた
め、内蔵されているＡ／Ｄ変換器の性能をシステムの要
求に合わせて最大限に引き出すことができるという効果
がある。
端子に対しＡ／Ｄ変換器を一つだけ内蔵させ、スイッチ
で切り替えて時分割方式でＡ／Ｄ変換を行なえるように
したマイクロコンピュータにおいて、上記アナログ入力
端子のうち使用する端子を指定するための制御用レジス
タと、この制御用レジスタの内容に基づいて上記切替え
スイッチを選択する制御信号を形成する選択回路と、現
在Ａ／Ｄ変換を行なっている入力端子を示すシフトレジ
スタとを設け、このシフトレジスタをクロックでシフト
動作させながら上記制御用レジスタの内容に基づいて指
定されている端子についてのみ入力信号のサンプリング
とＡ／Ｄ変換を行なわせるようにしたので、使用するア
ナログ入力端子数すなわちＡ／Ｄ変換したいアナログ信
号数を応用システムあるいはタスクごとに選択できるた
め、内蔵されているＡ／Ｄ変換器の性能をシステムの要
求に合わせて最大限に引き出すことができるという効果
がある。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
４の実施例に図３の実施例のレジスタ選択回路４１や割
込みモードレジスタ１７、スキャン方向フラグ１８を組
み合わせるようにすることも可能である。また、複数の
アナログ入力端子のうち特定の端子に関しては一連のＡ
／Ｄ変換の間に２度以上サンプリングを行なうように構
成することも可能である。以上の説明では主として本発
明者によってなされた発明をその背景となった利用分野
であるシングルチップマイコンに適用した場合について
説明したが本発明はそれに限定されるものでなく、Ａ／
Ｄ変換器を内蔵したコントローラＬＳＩ一般に、さらに
タイマやシリアル通信回路等のＩ／Ｏを内蔵したＬＳＩ
に利用するをことができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
４の実施例に図３の実施例のレジスタ選択回路４１や割
込みモードレジスタ１７、スキャン方向フラグ１８を組
み合わせるようにすることも可能である。また、複数の
アナログ入力端子のうち特定の端子に関しては一連のＡ
／Ｄ変換の間に２度以上サンプリングを行なうように構
成することも可能である。以上の説明では主として本発
明者によってなされた発明をその背景となった利用分野
であるシングルチップマイコンに適用した場合について
説明したが本発明はそれに限定されるものでなく、Ａ／
Ｄ変換器を内蔵したコントローラＬＳＩ一般に、さらに
タイマやシリアル通信回路等のＩ／Ｏを内蔵したＬＳＩ
に利用するをことができる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、使用するアナログ入力端子
数すなわちＡ／Ｄ変換したいアナログ信号数を応用シス
テムあるいはタスクごとに選択できるため、内蔵されて
いるＡ／Ｄ変換器の性能をシステムの要求に合わせて最
大限に引き出すことができ、これによってマイクロコン
ピュータの汎用性を向上させ、高性能のマイコン応用シ
ステムを低価格で実現することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、使用するアナログ入力端子
数すなわちＡ／Ｄ変換したいアナログ信号数を応用シス
テムあるいはタスクごとに選択できるため、内蔵されて
いるＡ／Ｄ変換器の性能をシステムの要求に合わせて最
大限に引き出すことができ、これによってマイクロコン
ピュータの汎用性を向上させ、高性能のマイコン応用シ
ステムを低価格で実現することができる。
【図１】本発明を適用して好適なＡ／Ｄ変換器内蔵シン
グルチップマイコンの一実施例を示すブロック図であ
る。
グルチップマイコンの一実施例を示すブロック図であ
る。
【図２】Ａ／Ｄ変換ユニット５の第１の実施例を示すブ
ロック図である。
ロック図である。
【図３】Ａ／Ｄ変換ユニット５の第２の実施例を示すブ
ロック図である。
ロック図である。
【図４】Ａ／Ｄ変換ユニット５の第３の実施例を示すブ
ロック図である。
ロック図である。
【符号の説明】 １０ Ａ／Ｄ変換器、 １２ 制御用レジスタ（イネーブルレジスタ） １３ シフトレジスタ １４ 選択回路 １６ データレジスタ群、 ２１，２２ 切替えスイッチ
Claims (3)
- 【請求項１】 複数のアナログ入力端子と、これらのア
ナログ入力端子に共通のＡ／Ｄ変換器と、上記複数のア
ナログ入力端子とＡ／Ｄ変換器との間に設けられた切替
え手段と、上記アナログ入力端子のうち使用する端子を
指定するための制御用レジスタと、この制御用レジスタ
の内容に基づいて上記切替えスイッチを選択する制御信
号を形成する選択回路と、現在Ａ／Ｄ変換を行なってい
る入力端子を示す記憶回路とを備えてなることを特徴と
するＡ／Ｄ変換器を内蔵したマイクロコンピュータ。 - 【請求項２】 上記複数のアナログ入力端子に対応して
各Ａ／Ｄ変換の結果を格納する複数のレジスタを備えて
なることを特徴とする特許請求の範囲第１項記載のＡ／
Ｄ変換器を内蔵したマイクロコンピュータ。 - 【請求項３】 上記複数のアナログ入力端子に対応して
各Ａ／Ｄ変換の結果を格納する共通のレジスタと、該レ
ジスタに格納されているＡ／Ｄ変換の結果がいずれのア
ナログ入力端子に関するものか示すレジスタを備えてな
ることを特徴とする特許請求の範囲第１項記載のＡ／Ｄ
変換器を内蔵したマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654892A JP3689915B2 (ja) | 1992-05-12 | 1992-05-12 | Ａ／ｄ変換器を内蔵したマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654892A JP3689915B2 (ja) | 1992-05-12 | 1992-05-12 | Ａ／ｄ変換器を内蔵したマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314281A true JPH05314281A (ja) | 1993-11-26 |
| JP3689915B2 JP3689915B2 (ja) | 2005-08-31 |
Family
ID=15410155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14654892A Expired - Fee Related JP3689915B2 (ja) | 1992-05-12 | 1992-05-12 | Ａ／ｄ変換器を内蔵したマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3689915B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804732B2 (en) | 2002-03-29 | 2004-10-12 | Denso Corporation | Port sampling circuit apparatus incorporated in a microcomputer |
| JP2005278107A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | Ａｄ変換装置とａｄ変換方法 |
| JP2009060186A (ja) * | 2007-08-29 | 2009-03-19 | Panasonic Corp | Ａ／ｄ変換装置 |
| DE102009021102A1 (de) | 2008-05-23 | 2009-12-17 | DENSO CORPORATION, Kariya-shi | AD Umsetzer und Datenverarbeitungseinheit |
| EP2627007A2 (en) | 2012-02-08 | 2013-08-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device and data processing system |
-
1992
- 1992-05-12 JP JP14654892A patent/JP3689915B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804732B2 (en) | 2002-03-29 | 2004-10-12 | Denso Corporation | Port sampling circuit apparatus incorporated in a microcomputer |
| JP2005278107A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | Ａｄ変換装置とａｄ変換方法 |
| JP2009060186A (ja) * | 2007-08-29 | 2009-03-19 | Panasonic Corp | Ａ／ｄ変換装置 |
| DE102009021102A1 (de) | 2008-05-23 | 2009-12-17 | DENSO CORPORATION, Kariya-shi | AD Umsetzer und Datenverarbeitungseinheit |
| US7830286B2 (en) | 2008-05-23 | 2010-11-09 | Denso Corporation | AD converter and data processing unit |
| EP2627007A2 (en) | 2012-02-08 | 2013-08-14 | Renesas Electronics Corporation | Semiconductor integrated circuit device and data processing system |
| US8970410B2 (en) | 2012-02-08 | 2015-03-03 | Renesas Electronics Corporation | Semiconductor integrated circuit device and data processing system |
| US9246506B2 (en) | 2012-02-08 | 2016-01-26 | Renesas Electronics Corporation | Semiconductor integrated circuit device and data processing system |
| US9531401B2 (en) | 2012-02-08 | 2016-12-27 | Renesas Electronics Corporation | Semiconductor integrated circuit device and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3689915B2 (ja) | 2005-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040716 |
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