JP2715656B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JP2715656B2 JP2715656B2 JP32689290A JP32689290A JP2715656B2 JP 2715656 B2 JP2715656 B2 JP 2715656B2 JP 32689290 A JP32689290 A JP 32689290A JP 32689290 A JP32689290 A JP 32689290A JP 2715656 B2 JP2715656 B2 JP 2715656B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はワンチップに集積された逐次比較型のアナ
ログ・デジタル変換器（以下、AD変換器と略す）に関す
るものである。
ログ・デジタル変換器（以下、AD変換器と略す）に関す
るものである。
第２図は、従来の逐次比較型AD変換器を示すブロック
図であり、図において、（１）はアナログ入力端子選択
回路で、アナログ入力端子AN0〜ANiから１つを選択す
る。（２）は比較器で、アナログ入力端子に印加される
電圧と内部の基準電圧を比較する。（３）はAD逐次近似
レジスタで、比較器（２）の出力を格納及び基準電圧を
指定する。（４）はDA変換器で、基準電圧を出力する。
（５）はAD制御回路で、AD変換動作に必要なタイミング
信号及び制御信号を出力する。（６）はAD制御モードレ
ジスタで、動作モードを指定する。（７）はAD変換結果
格納レジスタで、AD逐次近似レジスタ（３）の値を変換
終了後に格納する。（８）はアナログ端子指定レジスタ
で、アナログ入力端子選択回路（１）に端子指定を行
う。（９）はCPUで、レジスタとデータの読み出し書き
込みを行う。（10）はデータバスで、CPUとレジスタ間
のデータのやり取りに使用される。上記（１）〜（10）
がワンチップに集積されている。
図であり、図において、（１）はアナログ入力端子選択
回路で、アナログ入力端子AN0〜ANiから１つを選択す
る。（２）は比較器で、アナログ入力端子に印加される
電圧と内部の基準電圧を比較する。（３）はAD逐次近似
レジスタで、比較器（２）の出力を格納及び基準電圧を
指定する。（４）はDA変換器で、基準電圧を出力する。
（５）はAD制御回路で、AD変換動作に必要なタイミング
信号及び制御信号を出力する。（６）はAD制御モードレ
ジスタで、動作モードを指定する。（７）はAD変換結果
格納レジスタで、AD逐次近似レジスタ（３）の値を変換
終了後に格納する。（８）はアナログ端子指定レジスタ
で、アナログ入力端子選択回路（１）に端子指定を行
う。（９）はCPUで、レジスタとデータの読み出し書き
込みを行う。（10）はデータバスで、CPUとレジスタ間
のデータのやり取りに使用される。上記（１）〜（10）
がワンチップに集積されている。
次に動作について説明する。一般に2xの分解能を持つ
A/D変換器の場合、A/D逐次近似レジスタ（３）はＸビッ
トで構成されており、最上位ビットより順次比較・変換
して行く。第２図のブロック図を用いて動作を説明する
と、CPU（９）よりデータバス（10）を介してA/D変換す
べきアナログ入力端子を選択するアナログ端子指定レジ
スタ（８）とA/D変換の各種モードを設定するA/D制御モ
ードレジスタ（６）にデータを書き込む。アナログ端子
指定レジスタ（８）に書き込まれたデータによってアナ
ログ入力端子選択回路（１）はアナログ入力端子AN0〜A
Niから１端子を選択する。また、A/D制御モードレジス
タ（６）の特定ビットに“1"を書き込むことによりA/D
変換の起動がかかり、A/D制御回路（５）よりA/D変換動
作に必要な制御タイミング信号を発生する。
A/D変換器の場合、A/D逐次近似レジスタ（３）はＸビッ
トで構成されており、最上位ビットより順次比較・変換
して行く。第２図のブロック図を用いて動作を説明する
と、CPU（９）よりデータバス（10）を介してA/D変換す
べきアナログ入力端子を選択するアナログ端子指定レジ
スタ（８）とA/D変換の各種モードを設定するA/D制御モ
ードレジスタ（６）にデータを書き込む。アナログ端子
指定レジスタ（８）に書き込まれたデータによってアナ
ログ入力端子選択回路（１）はアナログ入力端子AN0〜A
Niから１端子を選択する。また、A/D制御モードレジス
タ（６）の特定ビットに“1"を書き込むことによりA/D
変換の起動がかかり、A/D制御回路（５）よりA/D変換動
作に必要な制御タイミング信号を発生する。
たとえば、アナログ端子指定レジスタ（８）によって
アナログ入力端子AN0が選択されたとするとAN0の入力電
圧と、A/D逐次近似レジスタ（３）によって指定されるD
/A変換器（４）の出力電圧とが比較器（２）によって１
ビット毎に比較され、比較結果を順次A/D逐次近似レジ
スタ（３）に格納する。
アナログ入力端子AN0が選択されたとするとAN0の入力電
圧と、A/D逐次近似レジスタ（３）によって指定されるD
/A変換器（４）の出力電圧とが比較器（２）によって１
ビット毎に比較され、比較結果を順次A/D逐次近似レジ
スタ（３）に格納する。
従ってA/D逐次近似レジスタの内容は１ビット毎に更
新されることになり、それにともなってD/A変換器
（４）の出力も変化していく。
新されることになり、それにともなってD/A変換器
（４）の出力も変化していく。
上記比較動作がＸ回実行されるとA/D変換動作が完了
しA/D逐次近似レジスタ（３）の内容がA/D変換結果格納
レジスタ（７）に格納されて終了する。
しA/D逐次近似レジスタ（３）の内容がA/D変換結果格納
レジスタ（７）に格納されて終了する。
上記A/D変換動作は１個のアナログ入力端子を対象と
した単チャネルモードであるが、次に複数のアナログ入
力端子を対象とした複数チャネルにおけるスキャンモー
ドについて説明する。
した単チャネルモードであるが、次に複数のアナログ入
力端子を対象とした複数チャネルにおけるスキャンモー
ドについて説明する。
第３図に示すように、４つの入力端子AN0、AN1、A
N2、AN3を順番にA/D変換動作を繰り返す（スキャン動
作）場合について動作を説明する。
N2、AN3を順番にA/D変換動作を繰り返す（スキャン動
作）場合について動作を説明する。
CPU（９）は、４つのアナログ端子を示すデータをア
ナログ端子指定レジスタ（８）に設定し、A/D制御モー
ドレジスタ（６）にスキャンモードを設定して起動をか
ける。
ナログ端子指定レジスタ（８）に設定し、A/D制御モー
ドレジスタ（６）にスキャンモードを設定して起動をか
ける。
そして上記単チャネルモードにおけるA/D変換動作をC
H1(AN0)から順次CH2(AN1)CH3(AN2)CH4（AN3）について
繰り返し行う。
H1(AN0)から順次CH2(AN1)CH3(AN2)CH4（AN3）について
繰り返し行う。
この時、１チャネルのA/D変換終了毎にA/D変換結果を
格納レジスタ（７）に格納し、さらにA/D制御回路
（５）によって、アナログ端子指定レジスタ（８）をイ
ンクリメントして、次のチャネルを選択し、A/D変換を
行う。
格納レジスタ（７）に格納し、さらにA/D制御回路
（５）によって、アナログ端子指定レジスタ（８）をイ
ンクリメントして、次のチャネルを選択し、A/D変換を
行う。
第４図にアナログ端子指定レジスタの具体的な構成ブ
ロック図を示す。
ロック図を示す。
選択すべきアナログ入力端子のデータを格納している
指定レジスタを選ぶポインタ（50）と、ポインタの内容
を＋１、インクリメントする＋１回路（51）と、ポイン
タの選択対象であるアナログ端子の指定データを格納し
ている指定レジスタCH1〜CH4（52）〜（55）とで構成さ
れている。
指定レジスタを選ぶポインタ（50）と、ポインタの内容
を＋１、インクリメントする＋１回路（51）と、ポイン
タの選択対象であるアナログ端子の指定データを格納し
ている指定レジスタCH1〜CH4（52）〜（55）とで構成さ
れている。
各チャネルのA/D変換終了後A/D制御回路からの信号に
よってポインタ（50）の値が＋１されて更新され、チャ
ネルCH1からCH4まで順次選択される。
よってポインタ（50）の値が＋１されて更新され、チャ
ネルCH1からCH4まで順次選択される。
ただし、チャネルCHiはA/D変換器の入力端子を指し、
指定レジスタによって入力端子ANiをチャネルCHiと対応
させている。
指定レジスタによって入力端子ANiをチャネルCHiと対応
させている。
従来のA/D変換装置は以上のように構成されているの
で複数チャネルモードでスキャン動作を行っている時、
別のチャネルをA/D変換したい場合、ソフトウェア的にC
PUによってスキャン動作を中止し、単チャネルモードに
設定して動作させ、終了後再び複数チャネルモードにし
てスキャン動作を実行させなければならない。
で複数チャネルモードでスキャン動作を行っている時、
別のチャネルをA/D変換したい場合、ソフトウェア的にC
PUによってスキャン動作を中止し、単チャネルモードに
設定して動作させ、終了後再び複数チャネルモードにし
てスキャン動作を実行させなければならない。
このような処理が必要なため、上記のように別のチャ
ネルをA/D変換する場合、ソフト処理時間が余計にかか
るためにリアルタイム性が低下してしまう。
ネルをA/D変換する場合、ソフト処理時間が余計にかか
るためにリアルタイム性が低下してしまう。
又、ソフトウェアの負荷が大きくなるなどの問題点が
あった。
あった。
この発明は上記のような問題点を解消するためになさ
れたもので、ソフトウェアの負荷を小さくリアルタイム
性を低下させないで、割込み的A/D変換動作が実行で
き、かつ終了後に以前のスキャン動作を自動的に再実行
できるA/D変換装置を得ることを目的とする。
れたもので、ソフトウェアの負荷を小さくリアルタイム
性を低下させないで、割込み的A/D変換動作が実行で
き、かつ終了後に以前のスキャン動作を自動的に再実行
できるA/D変換装置を得ることを目的とする。
この発明に係るアナログ・ディジタル変換器は、単一
または複数のアナログ入力端子を選択するアナログ入力
端子選択手段、上記アナログ入力端子選択手段に対し選
択すべきアナログ入力端子を指定するアナログ端子指定
レジスタ、スキャン動作中にスキャン対象外のアナログ
入力端子を指定する割り込み用端子指定レジスタ、上記
アナログ端子指定レジスタ及び上記割り込み用端子指定
レジスタと上記アナログ入力端子選択手段とを夫々接続
するゲートと、上記両ゲートの一方をオン、他方をオフ
にする切換信号発生回路とを有する切換回路、所定のア
ナログ入力に対するアナログ・デジタル変換指令に応じ
て上記切換回路の動作を制御する制御回路及び変換され
た信号を格納する格納レジスタを備えたものである。
または複数のアナログ入力端子を選択するアナログ入力
端子選択手段、上記アナログ入力端子選択手段に対し選
択すべきアナログ入力端子を指定するアナログ端子指定
レジスタ、スキャン動作中にスキャン対象外のアナログ
入力端子を指定する割り込み用端子指定レジスタ、上記
アナログ端子指定レジスタ及び上記割り込み用端子指定
レジスタと上記アナログ入力端子選択手段とを夫々接続
するゲートと、上記両ゲートの一方をオン、他方をオフ
にする切換信号発生回路とを有する切換回路、所定のア
ナログ入力に対するアナログ・デジタル変換指令に応じ
て上記切換回路の動作を制御する制御回路及び変換され
た信号を格納する格納レジスタを備えたものである。
この発明におけるアナログ・ディジタル変換器は、ス
キャン動作中に、スキャン対象外のアナログ入力端子が
割り込み指定されると、AD制御回路からの制御信号に応
じて切換回路がアナログ端子指定レジスタの出力から割
り込み用端子指定レジスタの出力に切り換えて割り込み
指定されたアナログ入力のAD変換を実行し、その変換が
終了するとAD制御回路からの制御信号により切換回路が
割り込み用端子指定レジスタの出力からアナログ端子指
定レジスタの出力に切換え、以前のスキャン動作が再び
実行される。
キャン動作中に、スキャン対象外のアナログ入力端子が
割り込み指定されると、AD制御回路からの制御信号に応
じて切換回路がアナログ端子指定レジスタの出力から割
り込み用端子指定レジスタの出力に切り換えて割り込み
指定されたアナログ入力のAD変換を実行し、その変換が
終了するとAD制御回路からの制御信号により切換回路が
割り込み用端子指定レジスタの出力からアナログ端子指
定レジスタの出力に切換え、以前のスキャン動作が再び
実行される。
以下、この発明の一実施例を図について説明する。第
１図において、（１）〜（10）は従来と同様のため説明
を省略する。（11）は割込み用端子指定レジスタ、（1
2）は切換え回路で、アナログ端子指定レジスタ（８）
と割込み用端子指定レジスタ（11）の出力を切換える。
（13）は割込み用格納レジスタで、割込み用A/D変換結
果を格納する。
１図において、（１）〜（10）は従来と同様のため説明
を省略する。（11）は割込み用端子指定レジスタ、（1
2）は切換え回路で、アナログ端子指定レジスタ（８）
と割込み用端子指定レジスタ（11）の出力を切換える。
（13）は割込み用格納レジスタで、割込み用A/D変換結
果を格納する。
次に動作について説明する。第１図のA/D変換器でCH1
〜CH4を順次スキャン動作しているときにAN5の入力端子
を用いてA/D変換を強制的に実行したい場合、たとえば
第５図に示すように、CH2(AN1)をA/D変換中に、CPUより
割り込み用端子指定レジスタ（11）にデータを書き込む
ことにより、指定レジスタ（11）からA/D制御回路
（５）に中断信号が出力され、それにしたがってA/D制
御回路は現在A/D変換中の動作を停止し、切換え回路（1
2）に制御信号を出力しアナログ端子指定レジスタ
（８）から割込み用端子指定レジスタ（11）に切換えて
出力しアナログ入力端子選択回路（１）においては、AN
5が選択される。そしてA/D制御回路は改めてA/D動作タ
イミング信号を発生して、AN5のA/D変換が割込み的に実
行される。
〜CH4を順次スキャン動作しているときにAN5の入力端子
を用いてA/D変換を強制的に実行したい場合、たとえば
第５図に示すように、CH2(AN1)をA/D変換中に、CPUより
割り込み用端子指定レジスタ（11）にデータを書き込む
ことにより、指定レジスタ（11）からA/D制御回路
（５）に中断信号が出力され、それにしたがってA/D制
御回路は現在A/D変換中の動作を停止し、切換え回路（1
2）に制御信号を出力しアナログ端子指定レジスタ
（８）から割込み用端子指定レジスタ（11）に切換えて
出力しアナログ入力端子選択回路（１）においては、AN
5が選択される。そしてA/D制御回路は改めてA/D動作タ
イミング信号を発生して、AN5のA/D変換が割込み的に実
行される。
第７図の動作フローのようにAN5の割込みA/D変換が終
了すると、切換え回路（12）がA/D制御回路（５）から
のA/D変換終了信号によってリセットされ、割込み用端
子指定レジスタ（11）からアナログ端子指定レジスタ
（８）へ切り換えられる。
了すると、切換え回路（12）がA/D制御回路（５）から
のA/D変換終了信号によってリセットされ、割込み用端
子指定レジスタ（11）からアナログ端子指定レジスタ
（８）へ切り換えられる。
そして、CH2のA/D変換動作が再実行される。
この発明の切り換え回路（12）について第６図を用い
て説明する。切換え回路（12）は、2NOR（80）、インバ
ータ（81）、2AND（82）、3NOR（83）で構成され切り換
え出力信号Ａを出力する回路（ａ図）と、トランスファ
ゲート（84）、（85）と、インバータ（86）によって構
成される１ビット切換え回路（ｂ図）を備えている。１
ビット切換え回路は端子指定レジスタのビット数分が設
けられている。
て説明する。切換え回路（12）は、2NOR（80）、インバ
ータ（81）、2AND（82）、3NOR（83）で構成され切り換
え出力信号Ａを出力する回路（ａ図）と、トランスファ
ゲート（84）、（85）と、インバータ（86）によって構
成される１ビット切換え回路（ｂ図）を備えている。１
ビット切換え回路は端子指定レジスタのビット数分が設
けられている。
割込み用端子指定レジスタ（11）及び割込み用格納レ
ジスタ（13）は公知の汎用レジスタなので説明は省略す
る。
ジスタ（13）は公知の汎用レジスタなので説明は省略す
る。
第７図のタイミングチャートを用いて、動作を説明す
る。
る。
時間T1において、CPU（９）より割込み用端子指定レ
ジスタ（11）にデータが書き込まれる。このとき書き込
み信号が発生して第６図（ａ）のインバータ（81）の出
力Ａが“H"に立ち上がり、この出力Ａ信号によって第６
図（ｂ）のゲート（85）がオフ、ゲート（84）がオンと
なり、アナログ端子指定レジスタ（８）の出力から割込
み用端子指定レジスタ（11）の出力へ切換えられ、アナ
ログ入力端子選択回路（１）に入力されるためアナログ
入力端子がAN1からAN5へ切り換わる。
ジスタ（11）にデータが書き込まれる。このとき書き込
み信号が発生して第６図（ａ）のインバータ（81）の出
力Ａが“H"に立ち上がり、この出力Ａ信号によって第６
図（ｂ）のゲート（85）がオフ、ゲート（84）がオンと
なり、アナログ端子指定レジスタ（８）の出力から割込
み用端子指定レジスタ（11）の出力へ切換えられ、アナ
ログ入力端子選択回路（１）に入力されるためアナログ
入力端子がAN1からAN5へ切り換わる。
また上記の書き込み信号はA/D制御回路（５）に入力
され動作中のA/D変換を中断して、タイミングをリセッ
トして新たにA/D変換タイミング信号を出力する。
され動作中のA/D変換を中断して、タイミングをリセッ
トして新たにA/D変換タイミング信号を出力する。
AN5のA/D変換が終了すると時間T2に格納レジスタ書き
込み信号が発生し出力Ａが“H"であるので割込み用格納
レジスタ（13）に格納される出力Ａ信号が“L"である時
は割込みA/D変換動作でないためA/D変換結果格納レジス
タ（７）へ格納される。
込み信号が発生し出力Ａが“H"であるので割込み用格納
レジスタ（13）に格納される出力Ａ信号が“L"である時
は割込みA/D変換動作でないためA/D変換結果格納レジス
タ（７）へ格納される。
変換結果を格納後時間T3にA/D変換終了信号によって、
切換え回路（12）の2AND（82）を介して出力Ａは“L"に
立ち下がり、割込み用端子指定レジスタ（11）の出力か
らアナログ端子指定レジスタ（８）の出力へ切換える。
切換え回路（12）の2AND（82）を介して出力Ａは“L"に
立ち下がり、割込み用端子指定レジスタ（11）の出力か
らアナログ端子指定レジスタ（８）の出力へ切換える。
これによってアナログ入力端子AN1のA/D変換動作が再実
行され以前のスキャン動作へ復帰する。
行され以前のスキャン動作へ復帰する。
以上のようにこの発明によれば単一のチャネル又は複
数チャネルのスキャンモードでA/D変換している場合に
おいて、ソフトウェアのオーバーヘッドを低減し、また
リアルタイム性を低下させないで割り込みA/D変換動作
を実行できるものである。
数チャネルのスキャンモードでA/D変換している場合に
おいて、ソフトウェアのオーバーヘッドを低減し、また
リアルタイム性を低下させないで割り込みA/D変換動作
を実行できるものである。
第１図はこの発明の一実施例によるA/D変換器のブロッ
ク図、第２図は従来のA/D変換器のブロック図、第３図
はスキャン動作図、第４図はアナログ端子指定レジスタ
のブロック図、第５図は割込み時のスキャン動作図、第
６図（ａ）（ｂ）は切換え回路図、第７図はこの発明に
よるA/D変換器実施例の動作タイミングチャート図であ
る。 図において、（１）はアナログ入力端子選択回路、
（２）は比較器、（３）はAD逐次近似レジスタ、（４）
はDA変換器、（５）はAD制御回路、（６）はAD制御モー
ドレジスタ、（７）はAD変換結果格納レジスタ、（８）
はアナログ端子指定レジスタ、（９）はCPU、（10）は
データバス、（11）は割込み用端子指定レジスタ、（1
2）は切換回路、（13）は割込み用格納レジスタであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
ク図、第２図は従来のA/D変換器のブロック図、第３図
はスキャン動作図、第４図はアナログ端子指定レジスタ
のブロック図、第５図は割込み時のスキャン動作図、第
６図（ａ）（ｂ）は切換え回路図、第７図はこの発明に
よるA/D変換器実施例の動作タイミングチャート図であ
る。 図において、（１）はアナログ入力端子選択回路、
（２）は比較器、（３）はAD逐次近似レジスタ、（４）
はDA変換器、（５）はAD制御回路、（６）はAD制御モー
ドレジスタ、（７）はAD変換結果格納レジスタ、（８）
はアナログ端子指定レジスタ、（９）はCPU、（10）は
データバス、（11）は割込み用端子指定レジスタ、（1
2）は切換回路、（13）は割込み用格納レジスタであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】単一のアナログ入力または複数のアナログ
入力に対するスキャン動作でアナログ信号をデジタル信
号に変換するアナログ・デジタル変換器において、単一
または複数のアナログ入力端子を選択するアナログ入力
端子選択手段、上記アナログ入力端子選択手段に対し選
択すべきアナログ入力端子を指定するアナログ端子指定
レジスタ、スキャン動作中にスキャン対象外のアナログ
入力端子を指定する割り込み用端子指定レジスタ、上記
アナログ端子指定レジスタ及び上記割り込み用端子指定
レジスタと上記アナログ入力端子選択手段とを夫々接続
するゲートと、上記両ゲートの一方をオン、他方をオフ
にする切換信号発生回路とを有する切換回路、所定のア
ナログ入力に対するアナログ・デジタル変換指令に応じ
て上記切換回路の動作を制御する制御回路及び変換され
た信号を格納する格納レジスタを備えたアナログ・デジ
タル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689290A JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689290A JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192926A JPH04192926A (ja) | 1992-07-13 |
| JP2715656B2 true JP2715656B2 (ja) | 1998-02-18 |
Family
ID=18192913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32689290A Expired - Fee Related JP2715656B2 (ja) | 1990-11-27 | 1990-11-27 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715656B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5997008B2 (ja) * | 2012-02-08 | 2016-09-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びデータ処理システム |
-
1990
- 1990-11-27 JP JP32689290A patent/JP2715656B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04192926A (ja) | 1992-07-13 |
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