JPH04255116A - アナログ・ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ・ディジタル変
換回路に関し、特に複数入力を有するアナログ・ディジ
タル変換回路に関する。

【０００２】

【従来の技術】従来のアナログ・ディジタル（以下、Ａ
・Ｄと称す）変換回路、一例としての逐次比較型Ａ・Ｄ
変換回路は変換されるビット数によって変換時間が決定
されてしまい、これを変更することはできない。

【０００３】例えば、４ビット精度のＡ・Ｄ変換回路は
各ビットを決定するのにそれぞれ１回の比較動作を必要
とするので、全ビットを決定するためには、４回の比較
動作が必要である。従って、１回の比較動作に５［μｓ
］を要するとすれば、５×４＝２０［μｓ］の変換時間
が必要である。かかるＡ・Ｄ変換においては必ず全ビッ
トについて比較動作を行うので、どのような場合でも２
０［μｓ］の変換時間を要する。

【０００４】一般に、Ａ・Ｄ変換器は高価であるため、
複数のアナログ入力を扱うシステムでは１個のＡ・Ｄ変
換器に複数のアナログ入力を導き、各アナログ入力を順
次Ａ・Ｄ変換するようにしている。この場合、実効的な
Ａ・Ｄ変換時間はアナログ入力数倍に増加する。例えば
、８入力、４ビット出力の場合は全アナログ入力をＡ・
Ｄ変換するのに２０×８＝１６０［μｓ］の変換長時間
を要する。

【０００５】上述した複数のアナログ入力を必要とする
応用例として、炉の温度制御装置がある。この炉の温度
分布は一様でないため、複数の温度センサを炉に取り付
け、それぞれの出力電圧をＡ・Ｄ変換してディジタル計
算機に取り込み、制御アルゴリズムを実行する。この制
御アルゴリズムの実行は一定のサンプリング周期毎に行
われるが、制御性能を向上させるにはサンプリング周期
を短縮すること、および温度センサの数を増加してより
多くの温度情報が得られるようにすることの２つが必要
である。

【０００６】すなわち、従来の複数のアナログ入力を有
するＡ・Ｄ変換回路は、Ａ・Ｄ変換時間の短縮とサンプ
リング周期の短縮とが相反した状態にある。

【０００７】

【発明が解決しようとする課題】上述した従来のＡ・Ｄ
変換回路は、アナログ入力数を増加させると、Ａ・Ｄ変
換時間が増え、サンプリング周期を短縮することができ
なくなるので、制御性能を向上させることができないと
いう欠点がある。

【０００８】本発明の目的は、複数のアナログ入力を有
するときのＡ・Ｄ変換時間を短縮できるＡ・Ｄ変換回路
を提供することにある。

【０００９】

【課題を解決するための手段】本発明のＡ・Ｄ変換回路
は、第一および第二のアナログ入力信号とアナログ比較
信号とをそれぞれ比較する第一および第二のアナログ比
較器と、入力選択信号に基づき前記第一および第二のア
ナログ比較器の出力を選択する選択回路と、前記第一お
よび第二のアナログ比較器の出力の一致を検出する一致
論理回路と、変換開始信号および前記選択回路で選択し
た比較結果に基づき逐次比較動作を行なうときに変換デ
ィジタル値の被決定ビットのビット位置を保持するプリ
セット可能なポインタを備えた逐次比較論理回路と、前
記逐次比較論理回路からの前記変換ディジタル値を保持
する変換結果レジスタと、前記変換結果レジスタのディ
ジタル値をアナログ値に変換し前記アナログ比較信号と
するディジタル・アナログ変換部と、前記逐次変換論理
回路の前記ポインタに接続され且つ前記入力選択信号，
前記変換開始信号に基づき作成されるプリセット信号お
よび前記一致論理回路の出力であるラッチ信号による制
御を受けるとともに前記ラッチ信号の論理が変換開始後
に最初に偽となる時刻の前記ポインタの値をラッチする
ラッチ回路とを含んで構成される。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は本発明の一実施例を示すＡ・Ｄ変換
回路のブロック図である。

【００１２】図１に示すように、本実施例は４ビット精
度のＤ・Ａ変換部１と、このＤ・Ａ変換部１の出力であ
る比較信号Ｃと入力端子ＩＮ１からの第一のアナログと
入力信号Ｉ１とを比較するアナログ比較器２と、先の比
較信号Ｃと入力端子ＩＮ２からの第二のアナログ入力信
号Ｉ２とを比較するアナログ比較器３とを備えている。 このＤ・Ａ変換部１は変換結果レジスタ１１のディジタ
ル値をＤ・Ａ変換して比較信号Ｃを作成する。これらの
アナログ比較器２，３は両アナログ値をそれぞれ比較し
、その比較結果を選択回路４および一致論理回路１０に
出力する。選択回路４ではアナログ比較器２またはアナ
ログ比較器３の出力を選択するが、入力選択信号端子Ｓ
２からの入力選択信号Ｂがロウレベルのときはアナログ
比較器２の出力を選択し、またハイレベルのときはアナ
ログ比較器３の出力を選択する。この選択回路４で選択
された比較データは逐次比較論理回路５に送出される。 この逐次比較論理回路５はポインタ６および切替手段７
を含んでおり、変換開始信号端子Ｓ１からの変換開始信
号Ａを受けると、逐次比較法により変換結果を保持する
４ビットの変換結果レジスタ１１の各ビットを決定する
。変換開始信号ＡはＡ・Ｄ変換を開始するハイアクティ
ブのパルス信号であり、変換開始信号Ａの立上りエッジ
で逐次比較動作を開始する。また、ポインタ６は逐次比
較の実行時に被決定ビットを指す指示回路であり、４ビ
ットのＡ・Ｄ変換においては、ビット３→ビット２→ビ
ット１→ビット０の順に決定する。すなわち、ポインタ
６は３→２→１→０と順次変化する。

【００１３】一方、一致論理回路１０はアナログ比較器
２の出力とアナログ比較器３の出力を比較し、一致して
いるときはハイレベルを出力し、不一致のときはロウレ
ベルをラッチ信号Ｄに出力する。また、アンド回路９は
変換開始信号Ａと入力選択信号Ｂの両方がハイレベルの
ときに、プリセット信号Ｅをハイレベルにする論理回路
であり、このプリセット信号Ｅは前述した逐次比較論理
回路５のポインタ６にラッチ回路８の値をプリセットす
るハイアクティブのパルス信号である。ここで、ラッチ
回路８はラッチ信号Ｄによりポインタ６の値をラッチし
、またプリセット信号Ｅによりポインタ６に値をプリセ
ットする。すなわち、変換開始信号Ａの立上りエッジの
後で最初にラッチ信号Ｄがロウレベルになった時刻のポ
インタ６の値をラッチする一方、プリセット信号Ｅの立
上りエッジでポインタ６に値をプリセットする。

【００１４】次に、かかるＡ・Ｄ変換回路における２つ
のアナログ入力信号に基づく回路動作をそれぞれ図２お
よび図３を参照して説明する。

【００１５】図２は図１における第一の入力信号をＡ・
Ｄ変換するときの動作タイミング図である。

【００１６】図２に示すように、ここでは第一の入力信
号Ｉ１と第二の入力信号Ｉ２には、それぞれＡ・Ｄ変換
後の値が「０１１０」，「０１０１」になるようなアナ
ログ値を入力しているものとする。まず、入力信号Ｉ１
のアナログ値をＡ・Ｄ変換する場合、入力選択信号Ｂを
ロウレベルにして変換開始信号Ａにパルスを印加し、入
力信号Ｉ１のＡ・Ｄ変換を開始する。

【００１７】ポインタ６の設定値が３のときは、変換結
果レジスタ１１のビット３をセットする。このとき、入
力信号Ｉ１のアナログ値は比較信号Ｃのアナログ値より
も小さいため、アナログ比較器２の出力はハイレベルと
なり、変換結果レジスタ１１のビット３は「０」に決定
する。また、変換結果レジスタ１１のビット２，ビット
１，ビット０についても同様にして決定し、第一のアナ
ログ入力信号Ｉ１に対するＡ・Ｄ変換が終了する。

【００１８】一方、かかるＡ・Ｄ変換において、アナロ
グ比較器３は第二の入力信号Ｉ２のアナログ値と比較信
号Ｃのアナログ値を比較している。しかるに、ポインタ
６が３，２のときは、アナログ比較器３の出力とアナロ
グ比較器２の出力が一致しているので、ラッチ信号Ｄは
ハイレベルとなっている。ポインタ６が１のときは不一
致となるので、ラッチ信号Ｄはロウレベルとなり、ラッ
チ回路８はポインタ６の値「１」をラッチする。従って
、Ａ・Ｄ変換終了後のラッチ回路８は「１」を保持して
いる。

【００１９】このように、変換開始から変換終了（ビッ
ト０＝０を決定するまで）までには、４回の比較動作を
必要とする。その結果、１回の比較動作に５［μｓ］を
要するので、全体では５×４＝２０［μｓ］の変換時間
を要する。この場合の変換時間は前述した従来例と同じ
である。

【００２０】図３は図１における第二の入力信号をＡ・
Ｄ変換するときの動作タイミング図である。

【００２１】図３に示すように、まず第二の入力信号Ｉ
２のアナログ値をＡ・Ｄ変換する場合、入力選択信号Ｂ
をハイレベルにして変換開始信号Ａにパルスを印加する
と、第二の入力信号Ｉ２のＡ・Ｄ変換を開始する。この
とき、プリセット信号Ｅにパルスを出力するので、ラッ
チ回路８の値「１」をポインタ６にプリセットする。従
って、変換結果レジスタ１１のビット３，ビット２はそ
れぞれ０，１のままで、ビット１から比較動作を開始す
る。しかる後、逐次比較法でビット１，ビット０を決定
し、Ａ・Ｄ変換が終了する。この場合は変換開始から変
換終了までに２回の比較動作しか要しないため、変換時
間は５×２＝１０［μｓ］で済む。

【００２２】上述の動作説明から明らかなように、本実
施例のＡ・Ｄ変換回路は、入力信号Ｉ２のアナログ値が
入力信号Ｉ１のアナログ値に近いほどＡ・Ｄ変換時間の
短縮が可能である。例えば、入力信号Ｉ２のＡ・Ｄ変換
値が「０１１１」の場合であれば、ビット０のみの比較
動作で変換が終了するため、５［μｓ］の変換時間とな
る。尚、入力信号Ｉ２のアナログ値と入力信号Ｉ１のア
ナログ値が大きく異っている場合は、従来例と近い変換
時間になる。

【００２３】以上、本実施例では説明を簡略化するため
に、４ビット精度のＡ・Ｄ変換回路を例にとって説明し
たが、通常用いられる８ビット以上の精度のＡ・Ｄ変換
回路でも変換時間を同様に短縮することができる。

【００２４】また、本実施例は２入力のＡ・Ｄ変換回路
について述べたが、アナログ比較器，一致論理回路，ラ
ッチ回路を入力数分だけ設けることにより、容易に３入
力以上のＡ・Ｄ変換回路も実現することができる。

【００２５】更に、本実施例を従来例で述べた炉の温度
制御に適用した場合、温度制御が定常状態に近づくと、
炉の温度分布も一様になるので、複数の温度センサの出
力アナログ値が互いに近い値になる。そのため、定常状
態に近い状態のときは、Ａ・Ｄ変換時間が短縮され、サ
ンプリング周期を短縮して制御性能を向上させることが
できる。

【００２６】

【発明の効果】以上説明したように、本発明の複数のア
ナログ入力を有するＡ・Ｄ変換回路は、一方のアナログ
入力の変換時に他方のアナログ入力との比較を行い、他
方のアナログ入力の変換時にその比較結果を用いること
により、比較動作の回数を減少させ、Ａ・Ｄ変換時間を
短縮でき、制御性能を向上できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＡ・Ｄ変換回路のブロ
ック図である。

【図２】図１における第一の入力信号をＡ・Ｄ変換する
ときの動作タイミング図であるる。

【図３】図１における第二の入力信号をＡ・Ｄ変換する
ときの動作タイミング図である。

【符号の説明】

１　　　　Ｄ／Ａ変換部 ２，３　　　　アナログ比較器 ４　　　　選択回路 ５　　　　逐次比較論理回路 ６　　　　ポインタ ７　　　　切替手段 ８　　　　ラッチ回路 ９　　　　アンド回路 １０　　　　一致論理回路 １１　　　　変換結果レジスタ ＩＮ１　　　　第一の入力信号 ＩＮ２　　　　第二の入力信号 Ｓ１　　　　変換開始信号入力端子 Ｓ２　　　　入力選択信号入力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第一および第二のアナログ入力信号と
   アナログ比較信号とをそれぞれ比較する第一および第二
   のアナログ比較器と、入力選択信号に基づき前記第一お
   よび第二のアナログ比較器の出力を選択する選択回路と
   、前記第一および第二のアナログ比較器の出力の一致を
   検出する一致論理回路と、変換開始信号および前記選択
   回路で選択した比較結果に基づき逐次比較動作を行なう
   ときに変換ディジタル値の被決定ビットのビット位置を
   保持するプリセット可能なポインタを備えた逐次比較論
   理回路と、前記逐次比較論理回路からの前記変換ディジ
   タル値を保持する変換結果レジスタと、前記変換結果レ
   ジスタのディジタル値をアナログ値に変換し前記アナロ
   グ比較信号とするディジタル・アナログ変換部と、前記
   逐次変換論理回路の前記ポインタに接続され且つ前記入
   力選択信号，前記変換開始信号に基づき作成されるプリ
   セット信号および前記一致論理回路の出力であるラッチ
   信号による制御を受けるとともに前記ラッチ信号の論理
   が変換開始後に最初に偽となる時刻の前記ポインタの値
   をラッチするラッチ回路とを含むことを特徴とするアナ
   ログ・ディジタル変換回路。
2. 【請求項２】　　前記第一の入力アナログ信号を変換す
   るときの前記逐次比較論理回路は、前記変換ディジタル
   値の最上位ビットから最下位ビットまでの各ビットを逐
   次比較して順次決定することにより変換を遂行し、一方
   前記第二の入力アナログ信号を変換するときの前記逐次
   比較論理回路は、前記変換ディジタル値の前記ポインタ
   にプリセットされた値で示されるビットから最下位ビッ
   トまでの各ビットを逐次比較して順次決定することによ
   り変換を遂行することを特徴とする請求項１記載のアナ
   ログ・ディジタル変換回路。