JPS63274215A - Ａ−ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は比較機能を有するＡ−Ｄ変換装置に関するも
のである。

〔従来の技術〕

第３図は従来のＡ−Ｄ変換装置の回路図であり、図にお
いて、１０は各レジスタの値が所定の順序で逐次変化し
てＡ−Ｄ変換すべきアナログ人力と比較するためのデジ
タル設定値を逐次出力する逐次比較レジスタ、２は逐次
比較レジスタ１０のデジタル出力をアナログ電圧に変換
しＡ−Ｄ変換すべきアナログ入力との比較電圧を発生す
るＤ−Ａ変換器、３はアナログ入力電圧と上記Ｄ−Ａ変
換器２からの比較電圧との大小を比較する比較器、４０
はＡ−Ｄ変換の開始、終了、及び上記逐次比較レジスタ
１０の各ビット（各レジスタ）を所定の順序でセット（
°Ｉ”）又はリセット（“Ｏ”）する制御回路である。

次に動作について説明する。ここで、逐次比較レジスタ
１０の各ビットをＣ１（ｉ＝ｏ〜２）とし、逐次比較レ
ジスタ１０の値をＣ（Ｃｚ　、　　Ｃ，。

Ｃ０）、そのデジタル値に対応するアナログ値をＡ　（
ＣＩ　、ＣＩ　、Ｃｏ　）とする。Ａ−Ｄ変換が開始さ
れると、制御回路４０はまず、逐次比較レジスタ１０の
初期値をＣ（１，０，０）とする、この結果、比較電圧
はＡ　（１，０，Ｏ）となり、アナログ入力電圧がＡ　
（１，０，０，）より大きければ、０２ビツトはそのま
まセットされた状態を維持するが、アナログ入力電圧が
Ａ　（１，０，０）より小さければＣ！ビットはリセッ
トされ、第１回目の比較サイクルを終了する。

次に制御回路４０は、逐次比較レジスタ１０のＣＩ　ビ
ットをセット（“１”）にし、前述と同様にアナログ入
力電圧と比較し、その結果によってＣ，ビットをセント
のままに、あるいはリセットするｅｃ６ビツトについて
も同様の処理を行ない、最終的に逐次比較レジスタ１０
にはアナログ入ノＪ電圧に対応したデジタル値が残るこ
とになる。第４図にアナログ入力電圧がＡ　（０，１，
Ｏ）の場合のタイミング図を示す。

〔発明が解決しようとする問題点〕

従来のＡ−Ｄ変換装置は以上のように構成されているの
で、Ａ−Ｄ変換を終了するまでにＡ−Ｄ変換装置のビッ
ト数だけ比較処理をする必要があった。従ってアナログ
入力電圧を高速で比較処理することができなかった。

この発明は上記のような問題点を解消するためになされ
たもので、通常のＡ−Ｄ変換以外に、任意の比較電圧と
アナログ入力電圧とを１回のサイクルで比較できるＡ−
Ｄ変換装置を得ることを目的とする。

Ｃ問題点を解決するための手段〕 この発明に係るＡ−Ｄ変換装置は、逐次比較レジスタに
任意のデジタル値を設定するデジタル値設定手段と、比
較器の出力結果を保持する比較結果保持回路とを設けた
ものである。

〔作用〕

この発明においては、１回の比較サイクルで、あらかじ
め任意に設定したデジタル値に対応するアナログ電圧と
アナログ入力電圧との比較を行ないその結果を保持する
ようにしたので、比較処理を高速で行なうことができる
。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例によるＡ−Ｄ変換装置を示
し、図において、１は２人力のセント・リセットフリソ
ブフロフプ１１から構成され、各フリップフロップの値
が所定の順序で逐次変化してＡ−Ｄ変換すべきアナログ
入力と比較するためのデジタル設定値を逐次出力するか
、あるいは図示されないデジタル値設定手段により任意
の値が設定されこれをデジタル設定値として出力する逐
次比較レジスタ、４はＡ−Ｄ変換の開始、終了。

並びに各フリップフロップに設定する値の制御をの値と
の比較動作をさせるように制御する。即ち、第１モード
（ＭＯＤＥ信号：ｌ）においては、従来例と同じ比較動
作によるＡ−Ｄ変換を行わせ、第２モード（ＭＯＤＥ信
号：Ｏ）においては、上記各フリップフロップに任意の
値の設定ができるようにして任意のデジタル設定値との
比較動作を行なわせる。５は比較動作の結果、アナログ
入力電圧がＤ−Ａ変換器２からのアナログ電圧より大き
ければ“１″、小さければ“０′″を出力する比較結果
保持回路としてのＤフリップフロップである。

次に動作について説明する 第１図のＭＯＤＥ信号が“１“の場合には従来例と同じ
逐次比較動作によるＡ−Ｄ変換を行ない、ＭＯＤＥ信号
が０”の場合には任意のデジタル設定値との比較動作を
行なう。

即ち、まず図示されないデジタル値設定手段によって、
逐次比較レジスタ１の他方の入力に比較電圧に相当する
デジタル値ｘ　＜ｘｚ　、　　ＸＩ　、　　ＸＯ）を設
定する０次にＭＯＤＥ信号を０″にすると、比較器３へ
のアナログ入力端子は、逐次比較レジスタ１に設定した
任意のデジタル値に対応するアナログ電圧Ａ　（Ｘｇ　
、Ｘｌ、　Ｘｏ　）と比較され、その結果アナログ入力
電圧が比較電圧Ａ　（ｘｔ　。

Ｘｌ、Ｘｏ）より大きければ、ＦＬＡＧ信号が１１”、
小さければ０”となる。

第２図に比較電圧をＡ　（０，１，０）に設定した場合
のアナログ入力電圧とＦＬＡＧの関係を示す、クロック
Ｔの１サイクルが比較サイクルで、ＭＯＤＥ信号が“０
”になったときから比較動作が始まる。最初の比較サイ
クルではアナログ入力端子がＡ　（０，１，０）より大
きいので比較器の出力ＣＯＭＰ信号は“１”になり、Ｆ
ＬＡＧ信号はクロックＴの立下りで“１”に変化する。

次の比較サイクルではアナログ入力電圧がＡ　（０，１
゜０）より小さいので、ＣＯＭＰ信号は“Ｏ”となり、
従ってＦＬＡＧ信号も“Ｏ′となる。

なお、逐次比較動作については、ＭＯＤＥ信号を“ｌ”
にして従来装置と同様に行えばよい。

このような本実施例装置では、アナログ入力との比較動
作がＡ−Ｄ変換時の１ピツトの比較処理と同じ時間で実
行することができ、従来装置に比し高速で比較処理をす
ることができる。

なお、上記実施例では３ピントのＡ−Ｄ変換装置につい
て示したが、３ピツト以上の語長のＡ−Ｄ変換器であっ
てもよい。

〔発明の効果〕

以上のようにこの発明にかかるＡ−Ｄ変換装置によれば
、逐次比較レジスタに任意のデジタル値を設定するデジ
タル値設定手段と、該デジタル値に対応するアナログ値
とアナログ入力端子との比較結果を保持する比較結果保
持回路とを設けたので、アナログ電圧の比較処理を高速
で行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＡ−Ｄ変換装置の回
路図、第２図は第１図回路の動作例を示すタイミング図
、第３図は従来のＡ−Ｄ変換装置の回路図、第４図は第
３図回路の動作例を示すタイミング図である。 図において、１は逐次比較レジスタ、２はＤ−Ａ変換器
、３は比較器、４は制御回路、５はＤフリップフロップ
、１１は２入力セット・リセットフリップフロップであ
る。 なお、図中同一符号は、同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のレジスタを有し、該各レジスタの値が所定
   の順序で逐次変化して、Ａ−Ｄ変換すべきアナログ入力
   と比較するためのデジタル設定値を逐次出力する逐次比
   較レジスタと、 該逐次比較レジスタに任意のデジタル値を設定するデジ
   タル値設定手段と、 上記いずれかのデジタル設定値を入力としてアナログ電
   圧を発生するＤ−Ａ変換器と、 該Ｄ−Ａ変換器からのアナログ電圧と上記Ａ−Ｄ変換す
   べきアナログ入力とを入力として両者の比較結果を出力
   する比較器と、 上記比較結果を保持する比較結果保持回路と、Ａ−Ｄ変
   換の開始、終了、及び上記各レジスタに設定する値の制
   御を行う制御回路とを備えたことを特徴とするＡ−Ｄ変
   換装置。
2. （２）上記逐次比較レジスタの各レジスタは、上記デジ
   タル値設定手段からの出力をその１入力とする２入力セ
   ット・リセットフリップフロップであることを特徴とす
   る特許請求の範囲第１項記載のＡ−Ｄ変換装置。
3. （３）上記比較結果保持回路はＤフリップフロップであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載のＡ−Ｄ変換装置。