JPS63167524A - 高速セトリングｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は電圧出力型Ｄ／Ａ変換器の出力特性が改良さ
れた高速セトリングＤ／Ａ変換器に関する。

「従来の技術」 第８図は従来の電圧出力型Ｄ／Ａ変換器の構成例を示す
図である。アナログ信号に変換すべきｎビットのデジタ
ル信号が第１〜第ｎスイツチ８１〜Ｓｎに与えられ、例
えば与えられたビット信号が’ＩＪの時にその各ビット
信号に対応ずるスイッチ８１〜Ｓｎが閉成される。スイ
ッチ５Ｌ−３ｎのそれぞれの一方の端子には与えられる
ビット信号の重み付け（２’、２”・・・２″）に対応
した信号電流１／２’。

１／２＠・・・・・弓／２−がそれぞれ定電流源０１〜
Ｃｎから供給されており、スイッチの開閉に応じてそれ
らの信号電流１／２１．１／２”・・・・・・■／２１
が基準電流源１）からの電流■と加算して演算増幅器１
２に供給される。この加算電流ｉは演算増幅器１２によ
り電圧信号Ｖに変換して出力される０例えば、第２ビツ
トだけが「１」のデジタルデータが与えられる場合、第
２定電流源Ｃ２からの信号電流■／２２＝Ｉ／４が、こ
の例では電流の向きを考えると基準電流源１）の信号電
流Ｉから減算して演算増幅器１２の負入力端Ａに与えら
れる。

演算増幅器１２はその出力信号が帰還抵抗器Ｒｆ及び帰
還コンデンサＣｆを介して負入力端Ａに帰還される電流
−電圧変換回路１３を構成し、負入力端Ａに供給される
信号電流ｉが信号電圧Ｖに変換して出力される。先の例
では、最大変換出力電圧Ｖ　ＩＩＡＸに対して４分の１
のステップ電圧（ＶｌＩＡＸ／４）として出力される。

「発明が解決しようとする問題点」 電流−電圧変換回路１３に供給される信号電流ｉが理想
的なステップ波形で変化したとしても、電流−電圧変換
回路１３を構成する帰還抵抗器Ｒｆ及び帰還コンデンサ
Ｃｆによる帯域制限や、また演算増幅器１２の出力特性
などにより、電流−電圧変換回路１３の出力電圧Ｖが信
号電流ｉに対応ずる電圧値に整定するまでに時間がかか
り、デジタル−アナログ変換器としての動作特性が悪く
、Ｄ／Ａ変換速度が遅いという問題がある。

「問題点を解決するための手段」 この発明ではアナログ信号に変換されるべきデジタルデ
ータが一時記憶レジスタに記憶されると共に、そのデジ
タルデータは乗算器により所定倍される。まｆ、この所
定倍されたデータと一時記憶レジスタ内に既に記憶され
アナログ信号に前回変換されたデジタルデータとが加算
器で加算され、マルチプレクサの一方の入力端に供給さ
れる。そしてこの加算信号は、他方の入力端に供給され
ているアナログ信号に変換されるべきデジタルデータに
代えて、デジタル−アナログ変換動作の始めの所定時間
だけマルチプレクサから電流−電圧変換回路へ供給され
る。

「発明の作用」 この発明の構成によれば、アナログ信号に変換されるべ
きデジタルデータに対応ずる所定の信号電流に代えて過
大信号電流或いは過少信号電流をＤ／Ａ変換動作の始ま
りの所定時間だけｔｉ−を正変換回路に与えることによ
り、そノミ圧出カ。

初期変化率を大きくさせ、従って、変換ス、キアジタル
データに対応ずる出力電圧値、迅速、変イヒする。

「実施例」 第１図はこの発明の高速セトリングＤ／Ａ変換器の実施
例の要部を示す図である。この実施例テは、定電流源と
して電流出力型Ｄ／Ａ変換器を用いて構成した例である
。この発明では、アナログ信号に変換されるべきデジタ
ルデータＤはデータ処理回路２１に供給され、デジタル
データＤはそのデータ処理回路２１によりデータ変換処
理を受けてから電流出力型Ｄ／Ａ変換器２２に供給され
る。即ち、データ処理回路２１は電流−電圧変換回路２
３の出力電圧変化の変化率が大きくなるようにデジタル
データをデータ変換処理し、その変換処理されたデータ
に応じた信号電流ｉが電流出力型Ｄ／Ａ変換器２２から
電流−電圧変換回路２３に供給される。

第２図及び第３図はこの発明の詳細な説明するための回
路図及び波形図である０例えば、既に説明したように従
来の電圧出力型Ｄ／Ａ変換器では、スイッチ２４がオン
になり、第１定電流ａ２Ｓから信号電流ｉが演算増幅器
２６に供給される。このように信号電流ｌの値が第３図
Ａの波形Ａに示すようにｉ　ｗ　Ｑの状態から１−ｒｏ
に変化する場合は、この演算増幅器２６の出力波形図は
第３図Ｂの波形Ａに示すように、信号電流１＝ｉｏの大
きさに応じた電圧（Ｖｏ）に向は時定数Ｔｏで立ち上が
る。

これに対してこの発明では、第１定電流源２５から信号
電流Ｉｏが演算増幅器２６に供給れると共に、例えば第
２定電流源２７からスイッチ２８を通して、電流１ｏが
変換動作の初期の所定の時間だけ加算して供給される。

第３図Ａの波形Ｂは、演算増幅器２６に供給されるこの
発明の信号電流ｉが変化する様子を示し、第３図Ｂの波
形Ｂは、その信号電流ｌに応じた演算増幅器２６の出力
波形を示す０ｗＩち、信号電流１−２Ｉｏが供給された
場合には、演算増幅器２６の出力は電圧（２Ｖ　ｏ）に
向け急速に立ち上がる。この発明では、Ｄ／Ａ変換の当
初は所定の変化量の例えば２倍の信号電流１が供給され
、演算増幅器２６の出力がそれに対応ずる電圧（２ＶＯ
）に向けて変化している途中において、デジタルデータ
Ｄｔに対応ずる所定の電圧Ｖ。

に到達した時点、或いはその直前に、スイッチ２８をオ
フにして演算増幅器２６に供給される信号電流ｉが所定
の値１＝Ｉｏになるように制御する。従って、第３図へ
の波形Ａで示すように信号電流ｉが最初から所定の値１
＝Ｉｏに設定されている場合に較べて速やかに所定の変
換電圧Ｖｏに到達させることができ、到達後は信号電流
ｉが到達出力にぼり対応ずる所定の信号電流１＝Ｉｏに
設定変更されるので、演算増幅器２６の出力電圧Ｖは、
波形Ｃに示すようにそれ以上に変化することはない。

このように信号電流が制御される場合のこの回路の伝達
関数は ｖ　（ｔ）　＝　２（１−ｔ　−””’　ｔ）（１−ｇ
　−（Ｉ／　Ｔ　）　（Ｌ　−ｔｏ’）　ｕ（ｔ−ｔ＠
）但し、ｔｏ：入力電流が２倍にされる期間Ｔ：１次遅
れの時定数 で表される。ここで、Ｖ　（ｔ）　−１となる条件、言
い換えれば、演算増幅器２６の出力電圧が整定する条件
は ｔ＠−Ｔ’ｌ１ｎ２ である、即ち、演算増幅器２６へ供給される信号電流ｉ
の大きさによらず、２倍の人力信号が供給されなければ
ならぬ時間ｔ、は一定である。

いま、整定時間を演算増幅器２６の電圧出力Ｖが目標値
までの差がＧの電圧範囲内に入る時間を出力が整定する
時間と定義すると、通常の１次遅れ応答による整定時間
ｔ、は ｔ、＝　Ｔ　ｊ！ｎ　（１／　Ｇ） となる、一方、この発明による整定時間ｔ２はｔ、＝　
Ｔ　ｉｎ　（２／（１＋　Ｃ））である、いま、例えば
、演算増幅器２６の応答出力の時定数ＴをＴ＝５．３１
ｎａ、電流出力型Ｄ／Ａ変換器２２へ供給するデジタル
データＤのビット数を１２ピントとし、演算増幅器２６
の出力Ｖが、デジタルデータＤに対応ずる電圧値と（１
／２）　Ｌ　Ｓ　Ｂ相当の値以内の電圧値になるまでの
時間として計算してみると、 ｔ＋　　”　５．３１　Ｘ　１０−９Ｘ　１　ｎ（１／
　（１／　（２””）））＝４７．８ｎａ ｔｚ　＝５．３１Ｘ　１０−’ｘ　Ａｎ（２／（１＋１
／（２目＋′）））＝３．６８ｎＳ となる。即ち、この発明の高速Ｄ／Ａ変換器の出力電圧
の整定時間は従来の電圧出力型Ｄ／Ａ変換器の整定時間
のはり１０分の１に短縮されることが示される。

つまり、前回の既に変換したデジタルデータをＤ　Ｌ　
−１＋今回の変換すべきデジタルデータをＤ％とすると
、データ変化量はＤ　−−Ｄ　ｔ−ｒである。この発明
では、そのデータ変化量の例えば２倍に相当する変化電
流を初期電流として電流−電圧変換回路２３に供給する
。つまり、第４図に示すように、前回のデジタルデータ
ＤＬ−１にこのデータ変化量Ｄｔ　Ｄｚ−＋の２倍にし
たデータとを重畳して初期データＤｘを出力する。即ち
、データ処理回路２１では Ｄ　ｘ　＝　　Ｄ　Ｌ−１”　２（Ｄ　ｔ　　　Ｄ　ｔ
−＋）＝　　Ｄｔ−＋＋２Ｄｔ−２Ｄｔす ＝２Ｄｔ　　　ＤＬ−１ なる変換処理をし、この変換データＤｘをデジタルデー
タＤ、に代えて所定時間出力する。

第１図に示す実施例では、このような信号変換動作を行
わせるために、アナログ信号に変換されるべきデジタル
データＤＬと後で説明する制御信号が供給される。

データ処理回路２１に供給されたデジタルデータＤｔ　
はマルチプレクサ３１の一方のデータ入力端Ａに供給さ
れると共に、一時記憶レジスタ３２と乗算器３３とに供
給される。この一時記憶レジスタ３２には前回にＤ／Ａ
変換したデジタルデータＤ、−，が記憶されている。

乗算器３３は供給されたデジダルデータＤｔをこの例で
は２倍のデジタル値とする演算処理をして加算器３４の
データ入力端Ａに供給する。また、この実施例では一時
記憶レジスタ３２に保持されている前回のデータＤ、−
３が補数器３５を介して加算器３４の他方のデータ入力
端Ｂに供給される。

つまり、一時記憶レジスタ３２のデジタルデータＤｔ−
１は補数器３５により２の補数に変換する演算が施され
、このデジタルデータの２の補数値（−Ｄｔ−ｔ）と、
乗算器３３で２倍にする演算処理を受けたデータ値（２
Ｄ　ｔ）とが加算器３４により加算して出力される。こ
の演算データはマルチプレクサ３１のデータ入力端Ｂに
供給され、この演算データと他方の入力端Ａに供給され
ているアナログ信号に変換されるべきデジタルデータＤ
％との何れかが、その出力端Ｙから選択して出力される
。

一方、ストローブ信号Ｓはタイミング信号発生回路３６
に与えられ、その出力が制御信号として一時記憶レジス
タ３２、マルチプレクサ３１及び電流出力型Ｄ／Ａ変換
器２２とにそれぞれ与えられる。

第５図はタイミング信号発生回路３６の構成例を示す図
であり、第６図はタイミング信号発生回路３６の各部の
波形図である０図には示してないが制御回路からデジタ
ルデータＤｃ（波形Ａ）が第１図に示したデータ処理回
路２１に供給され、このデジタルデータＤＸ　と一時記
憶レジスタ３２に保持されている前回のデジタルデータ
Ｄ、−１とを既に説明したような演算処理して得られた
演算データＤ×を加算器３４から出力する。マルチプレ
クサの信号入力端Ｂに与えられる（波形Ｂ）、この演算
出力に合わせて、ストローブ信号Ｓ（波形Ｃ）がタイミ
ング信号発生回路３６のインバータ４１に与えられる。

インバータ４１の出力は第１遅延素子４２で信号遅延ｄ
１を受はフリップフロップ４３のクロック端に与えられ
、フリップフロップ４３は供給された信号（波形りのは
り反転した信号）の立ち上がりのタイミングでその反転
信号出力端Ｑ／からマルチプレクサ制御信号（波形Ｅ）
を論理’ＯＪとして出力する。第１図に示したマルチプ
レクサ３１はその選択入力端Ｓに与えられるこの制御信
号（波形Ｆ）が論理’ＯＪである時に、その信号入力端
Ｂに供給されている信号を選択して出力端Ｙから出力す
る。従って、その出力端Ｙからは加算器３４からの演算
データＤｘが出力される（波形Ｆ）。

一方、第１遅延素子４２の出力信号はインバータ４４を
介してその反転信号（波形Ｄ）がゲート回路４５の一方
の入力端Ａ及び第２遅延素子４６に供給される。インバ
ータ４４の出力信号（波形Ｄ）はゲート回路４５から出
力されると、第３遅延素子４７で信号遅延ｄ３を受け、
インバータ４８を介して波形Ｇの負パルスＰ１の信号と
して出力される。この信号（波形Ｇの負パルスＰｉ）は
電流出力型Ｄ／Ａ変換器２２へ、その制御信号として供
給される。

また、インバータ４４の出力信号（波形Ｄ）は第２遅延
素子４６で信号遅延ｄ２を受け、その遅延信号（波形Ｈ
）はフリップフロップ４３のリセット端Ｒに供給され、
この信号（波形Ｈ）によりフリップフロップ４３はリセ
ットとされて、その反転信号出力端Ｑ／の信号は波形Ｅ
に示すように、論理’ＩＪに復帰する。マルチプレクサ
３１はこの論理「１」の信号をデータ選択端Ｓに受け、
今まで選択出力していた入力端ＢのデータＤｘに代えて
その入力端Ａに与えられているデジタルデータＤｔを出
力端Ｙ出力する。従って、マルチプレクサ３１からはぼ
り第２遅延素子４６の信号遅延時間ｄ２だけデータ処理
回路２１で演算されたデータＤｘが出力される。

また、第２遅延素子４６の遅延信号（波形Ｈ）はゲート
回路４５の他方の入力端Ｂに供給される。

その出力信号は第３遅延素子４７により信号遅延ｄ３を
受け、インバータ４８を介して制御信号（波形Ｇの負パ
ルスＰ２）として電流出力型Ｄ／Ａ変換器２２へ供給さ
れる。

更に、第２遅延素子４６の遅延信号（波形Ｈ）はこの例
では２つのインバータ４９．５１を介して第４遅延素子
５２に供給され、信号遅延ｄ４を受けたその出力信号は
インバータ５３を介して制御信号（波形りとして一時記
憶しジスク３２に供給される。この制御信号（波形りは
Ｄ／Ａ変換動作の終了を意味するもので、一時記憶レジ
スタ３２はこの制御信号（波形Ｉ）をクロ７り信号とし
て、その入力端に与えられているデジタルデータＤ、を
読み込んで記憶する。この読み込まれたデータＤ。

は次のデータＤい、に対してＤ／Ａ変換を行う際に利用
される。

第７図はこの発明の他の実施例を示す構成図で。

２つの電流出力型Ｄ／Ａ変換器６１．６２を用いて構成
した例である。即ち、この例では、１つの電流出力型Ａ
／Ｄ変換器６１に与えるデジタルデータを変化させるの
ではなく、制御部６３から供給される制御信号を基にし
て、電流出力型Ｄ／Ａ変換器６１の出力電流は一定とし
、この他にもう１つの電流出力型Ｄ／Ａ変換器６２を用
いて初期電流を付加させるように構成したものである。

以上の説明では、信号電流の初期変化量は信号変化量の
２倍にするように説明してきたが、２倍に限るものでは
なく、３倍或いはその他の倍率にしても良い、その場合
は、その倍率での電流−電圧変換回路２１の出力応答の
早さに応じて初期変化量の設定時間ｔ、が変更される。

「発明の効果」 以上に説明したように、この発明によれば、Ｄ／Ａ変換
器の出力部、つまり、演算増幅器等に周波数特性の良い
高価なものを用いなくとも、Ｄ／Ａ変換出力の速い高性
能な電圧出力型Ｄ／Ａ変換器を安価に構成することがで
きる。

【図面の簡単な説明】

第１図はこの発明による高速セトリングＤ／Ａ変換器の
要部を示す図、第２図はこの発明の詳細な説明するため
の回路図、第３図Ａ、Ｂは第２図に示した高速セトリン
グＤ／Ａ変換器の動作例を示す入出力波形図、第４図は
データ処理回路のデータ変換処理を説明するための図、
第５図はタイミング信号発生回路の構成例を示す図、第
６図はタイミング信号発生回路の各部の波形図、第７図
はこの発明の他の実施例を示す構成図、第８図は従来の
電圧出力型Ｄ／Ａ変換器の例を示す回路図である。 １）：基準電流源、１２：演算増幅器、１３：電流−電
圧変換回路、２１：データ処理回路、２２：を演出力型
Ｄ／Ａ変換器、２３：電流−電圧変換回路、２４：スイ
ッチ、２５：第１定電流源、２６：演算増幅器、２７：
第２定電流源、２８：スイッチ、３１：マルチプレクサ
、３２ニ一時記憶レジスタ、３３：乗算器、３４：加算
器、３５：補数器、３６：タイミング信号発生回路、４
１：インバータ、４２：第１遅延素子、４３：フリツブ
フロップ、４４：インバータ、４５：ゲート回路、４６
：第２遅延素子、４７：第３遅延素子、４８：インバー
タ、４９．５１　：インバータ、５２：第４遅延素子、
５３：インバータ、Ｒｒ　：　ｊ４還抵抗器、ｃｒ：帰
還コンデンサ、ＳｌへＳｎ：スイッチ、Ｃ１〜Ｃｎ：定
電流源。

Claims (1)

【特許請求の範囲】
1. （１）電流出力型Ｄ／Ａ変換器とその出力を積分する積
   分回路とで構成される電圧出力型Ｄ／Ａ変換器において
   、 変換されるデジタルデータが供給される一時記憶レジス
   タと、 上記デジタルデータが供給されデジタルデータの値を所
   定倍する乗算器と、 上記一時記憶レジスタに記憶されているデータに応ずる
   信号と上記乗算器の出力信号とを加算する加算器と、 上記デジタルデータと上記加算器の加算出力とが供給さ
   れ、そのいずれかを選択して出力するマルチプレクサと
   、 Ｄ／Ａ変換動作を行わせるためのストローブ信号が与え
   られると上記マルチプレクサを加算器側に一定時間切り
   替え制御する制御回路とを具備する高速セトリングＤ／
   Ａ変換器。