JP2003526979A - 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 - Google Patents
調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路Info
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Abstract
Description
通信システムの送信器アーキテクチャ(TRANSMITTER ARCHITECTURES FOR CO
MMUNICATIONS SYSTEMS )」と題する米国特許出願に関係する。
インタフェース回路に関係する。
アナログ信号を提供するために多くの電子回路で一般に使用される。インタフェ
ース回路は一般にディジタル回路からディジタル信号を受信し、そして アナロ
グ信号を供給するために濾波される対応する中間信号を生成するパルス幅変調器
(PWM)、またはパルス密度変調器(PDM)を使用する。このPWMまたは
PDMはディジタル及びアナログ回路の間のインタフェースとして動作する。
ル信号を受信し、そして各々の値について対応する波形を生成する。各波形は所
定の期間を有し、そして入力ディジタル値によって決定された、多数の高 ( 1 )
及び低 ( 0 ) 値を含む。例えば、9ビットのPWMまたはPDMについて、入
力ディジタル値は0から511までの範囲をとることができ、各波形は512の
クロック・サイクルの期間を有し、0〜511の高値を含む。128の入力ディ
ジタル値は、例えば、128の高値、及び384の低値を有する波形に対応する
。PWMについて、高値は各波形の開始時に共にグループ化され、PDMについ
ては、高値は波形の中に或る程度無作為に拡散される。実行を容易にするために
、いくつかのPDMは擬似乱数的に高値を拡散する。波形は本来ディジタルであ
り、アナログ信号を生成するために濾波される。
テムにおける受信器または送信器について、インタフェース回路は搬送波追尾ル
ープ、ビット・タイミング・ループ、自動利得制御(AGC)ループ、バイアス
制御ループ、パワー制御ループ、DCオフセット調整ループ、その他に使用でき
る。各々のこれらのループのために、ループ制御回路はそのループと関連するイ
ンタフェース回路内のPWMまたはPDMに供給されるディジタル制御信号を生
成する。PWMまたはPDMはディジタル制御信号中の値に基づいて一連の波形
を生成する。この波形は、制御要素(例えば、電圧制御発振器、可変利得増幅器
、加算回路、等々)を駆動するために使用されるアナログ制御信号を生成するた
めに濾波される。
満たすのに必要とされる。典型的な仕様はステップ入力に対する応答時間(即ち
、整定時間 ) と、制御信号に関する脈動振幅を含む。多くの応用では応答時間
が速くて、脈動量が少ないことが望ましい(もしくは必要である)。応答時間が
速いと広帯域幅制御ループができ、入力条件の急速な変化に対する迅速な応答が
できる。制御信号上の脈動は雑音(ノイズ)に対応し、そして脈動量が少ないこ
とが一般により良い動作のために必要である。しかしながら、応答時間の速いこ
とと脈動量が少ないことは矛盾する設計事項である。速い応答時間に最適化する
ことは制御信号に関するさらに大きな脈動振幅を大抵はもたらすことになる。
ち、より速い応答時間を得るための)インタフェース回路が非常に望まれる。
、もし有れば、最小の脈動しか追加しないディジタル・アナログ変換インタフェ
ース回路を提供する。インタフェース回路はディジタル信号を受信し、所望の時
間応答特性 (即ち、より速い応答時間)を得るためにディジタル信号を修正(
または調整)し 、そして調整された信号をアナログ信号に変換する次の回路に
調整された信号を供給する時間応答調整回路を含む。例えば、より速い応答時間
を提供するために、時間応答調整回路はディジタル信号の変化に対応するオーバ
ードライブ・パルスを加えることができる。オーバードライブ・パルスは、次々
と、フィルタ応答を速くする次のフィルタについて追加駆動を行う。
ース回路を提供する。インタフェース回路は時間応答調整回路、変調器、及びフ
ィルタを含む。時間応答調整回路はディジタル信号を受信して、調整された信号
を生成する。変調器は時間応答調整回路に接続され、調整された信号を受信して
、変調器信号を生成する。フィルタは変調器に接続され、変調器信号を受信して
、アナログ信号を生成する。アナログ信号は時間応答調整回路によって修正され
る時間応答を有する。実施例では、時間応答調整回路は利得要素、遅延素子、及
び加算器を含む。利得要素はディジタル信号を受信し、スケーリング係数によっ
てスケーリングする。遅延素子はディジタル信号を受信し、時間遅延器により遅
延させる。加算器は利得要素と遅延素子に接続される。加算器は調整された信号
を生成するためにスケーリングされた(または、増大された)信号から遅延信号を
引算する。
。その方法は、(1)ディジタル信号を受信する;(2)ディジタル信号とディ
ジタル信号の変化に基づいて調整された信号を生成する;(3)調整された信号
に基づいて変調器信号を生成する;及び(4)アナログ信号を得るために変調器
信号を濾波することを含む。アナログ信号は、例えば、ディジタル信号の大きさ
の変化に基づいて修正される時間応答を有する。この修正は調整された信号に現
われ、例えば、ディジタル信号中の変化に対応するオーバードライブ・パルスを
含むことがある。
することができる。
面を参照してさらに明白になるであろう。
、またはアナログ回路に相互接続するための様々な応用に使用できる。例えば、
インタフェース回路は様々な制御ループに使用されるアナログ制御信号を生成す
るために使用できる。インタフェース回路はまた基準電圧、整形された波形、及
び他の信号を生成するためにも使用できる。
話、HDTV、ケーブル・テレビジョン、その他のものを含め、図1において示
された受信器及び送信器は様々な応用に使用できる。
され、デュプレクサ114を経由し、可変減衰器116により減衰され、そして
低雑音増幅器118及びスイッチ120の並列回路に供給される。必要な利得に
応じて、その信号は増幅器118により増幅されるか、またはスイッチ120を
介して迂回されるかのいずれかである。増幅器118の出力からの信号はそれか
らフィルタ122によって濾波され、そして低雑音増幅器124及びスイッチ1
26の第2の並列回路に供給される。さらに、必要な利得に応じて、その信号は
増幅器124によって増幅されるか、またはスイッチ126を介して迂回される
かのいずれかである。それから、増幅器124の出力からの信号は局部発振器(
LO)を使用してその信号を中間周波数(IF)にダウンコンバートするミキサ
128に位相固定ループ(PLL)回路130から供給される。局部発振器は電
圧制御温度補償水晶発振器(VCTCXO)132からの参照クロックに位相が
固定される。
て濾波され、可変利得増幅器(VGA)136により増幅され、そしてミキサ1
40a及び140bに供給される。ミキサ140a及び140bは位相シフタ1
42からの同位相正弦波、及び受信器IF位相固定ループ(Rx IF PLL)
からの直交位相正弦波をもつIF信号をそれぞれダウンコンバートする。各ミキ
サ140a及び140bからのベースバンド信号はローパス・フィルタ146に
より濾波され、加算器148によりDCオフセット調整され、そしてアナログ・
ディジタル変換器(ADC)150により標本化される。ADC150a及び1
50bからのディジタル標本は出力データ及び必要な制御信号を生成するために
その標本を処理する信号処理装置160に供給される。
応するアナログ・ベースバンド信号を生成するディジタル・アナログ変換器16
2a及び162bに供給される。DAC162a及び162bの各々からのアナ
ログ信号はフィルタ164により濾波され、ミキサ166に供給される。ミキサ
166a及び166bは濾波されたベースバンド信号を位相シフタ142からの
同位相正弦波、及び送信器IF位相固定ループ(Tx IF PLL)172から
の直交位相正弦波をもつIF信号にそれぞれアップコンバートする。ミキサ16
6aからの同位相信号、及びミキサ166bからの直交位相信号は加算器172
により合計される。その結果生じるIF信号は可変利得増幅器(VGA)174
により増幅され、フィルタ176により濾波され、PLL130からの第2の局
部発振器信号でミキサ178によりアップコンバートされる。ミキサ178から
の高周波(RF)信号は駆動回路180により増幅され、デュプレクサ114を
経由してアンテナ112を駆動する電力増幅器(PA)182によりさらにバッ
ファ(緩衡)される。
で、一以上の利得制御ループは減衰器116及びVGA136の利得を設定し(
及びバイパスまたはLNA路間で選択することができる)、バイアス制御ループ
は増幅器118及び124のバイアス電流を設定し、周波数追尾ループは VC
TCXO132の周波数を設定し、そしてDCオフセット・ループはフィルタ1
46からの濾波された信号を零に相殺しようとする。特定の実施において、フィ
ルタ146は、高DC利得を提供し、そして濾波された信号に大きなDCオフセ
ットを潜在的に生成することができるアクティブ・フィルタである。オフセット
補償された信号がADC150a及び150bの入力範囲内にあるように、DC
オフセット・ループはフィルタ146 によって発生したDCオフセットを取り
除く。送信信号路において、利得制御ループはVGA174の利得を設定する。
他の送受信器の実施では、図1において示されたものより大きく、さらに少ない
、または異なる制御ループを含むことができる。
うに受信信号路内のVGA136の利得を設定するAGCループを考察する。受
信信号があまりにも高ければ、AGCループはVGA利得を減少させる。代りに
、受信信号があまりにも低ければ、AGCループはVGA利得を増加させる。A
GCループは、ADCの入力でほぼ一定であるように、「所望の」信号レベル(
すなわち、妨害信号レベルではない)を調整する。さもなければ、信号レベルが
あまりに高いとADCによるクリッピングが生じ、信号レベルがあまりに低いと
騒音レベルが増加し、双方ともSNRを減少させることになる。
施される。ループ制御回路からのディジタル制御信号はそれから図 1 に示され
た様々な要素を駆動するために使用される対応するアナログ制御信号を生成する
インタフェイス回路に供給される。ループ制御理論及びループ制御回路の実施は
当技術分野において既知であり、ここでは述べない。
ている。これらの要求は一般に各々の制御信号に関する応答時間及び脈動の量を
含む。例えば、インタフェース回路の帯域幅は一般に制御ループの閉ループ帯域
幅よりはるかに広い(即ち、3〜10倍広い ) 必要がある。これは、インタフ
ェース回路が過度の位相を制御ループに加えず、ループ応答を歪めないようにす
るために必要とされる。さらに、制御信号における脈動は制御ループの動作特性
を劣化させる雑音となる。この脈動は特定のループの要求によって定義される所
定の振幅まで低減する必要がある。
インタフェース回路220に供給されるディジタル信号を生成する。インタフェ
ース回路220内では、パルス幅変調器(PWM)または「従来の」PDM22
2はディジタル信号を受信し、ディジタル信号内の値に対応する一連の波形を生
成する。ローパス・フィルタ224はアナログ制御信号を供給するために波形を
受信及び濾波する。図2Aにおけるループ制御回路210は、図1に示され、上
で述べられたどのループについてのループ制御回路であってもよい。
点がある。ディジタル信号における各ディジタル値について、PWMはそのディ
ジタル値に対応する特定の波形を生成する。N‐ビットPWMについて、2Nク
ロック・サイクルはN‐ビット値を表すのに必要とされ、2Nクロック・サイク
ルの期間を有するPWM波形になる。各波形について高(「1」)及び低(「0
」)値の数は入力ディジタル値によって決定される。PWM からの高値は一般に共
にグループ化される例えば、128のディジタル値は512クロック・サイクル
の最初の128について高いPWM波形に対応する。この実施はPWM波形の期
間に対応する周期性、または2Nクロック・サイクルの周期性を有するアナログ
信号をもたらす結果となる。
なるとき脈動の量が最小になることである。これは、変調器出力に接続されたフ
ィルタ中のキャパシタ(コンデンサ)がそのとき高及び低値の各集合を充電及び
放電するために同じ時間量を有するからである。高値が一様な間隔にあるとき、
その結果生じる電圧の全体の最小は低から高への移行の直前に発生し、全体の最
大は高から低への移行の直前に発生し、定常状態で脈動が最小量になる。高値が
一様な間隔にないとき、キャパシタは、非対称的な充電及び放電時間を有し、定
常状態脈動振幅が増加する結果となる。
示す。ループ制御回路230はインタフェース回路240に供給されるディジタ
ル信号を生成する。インタフェース回路240の中では、時間応答調整回路24
2はディジタル信号を受信し、そして以下に示すように、調整された時間応答を
もつ「調整された」信号を生成する。シグマ-デルタ変調器244は調整された
信号を受信し、調整された信号中の値に対応する一連の波形を含む変調器信号を
生成する。ローパス・フィルタ246は波形を受信し、アナログ信号を供給する
ために濾波する。
フェース回路のいくつかの要素はディジタル・ハードウェア(即ち、信号処理装
置160の中 ) に実施され、いくつかはアナログ部品を用いて実施される。制
御される回路要素は一般には本来アナログであるので、アナログ部品はディジタ
ル信号からアナログ信号を生成するために必要な信号処理を提供する。実施では
、時間応答調整回路242及びシグマ-デルタ変調器244はシステムに必要と
される他の機能性をまた提供するディジタルIC中に集積化される。
タフェース回路310は時間応答調整回路312、一次シグマ-デルタ変調器3
14、及び二次ローパス・フィルタ316を含む。ディジタル信号は調整された
信号を生成する時間応答調整回路312に供給される。実施例において、調整さ
れた信号はより速いまたは修正された応答時間を提供するディジタル信号に対す
る修正を含む。
遅延要素322に供給される。利得要素320は固定またはプログラム可能であ
るスケーリング係数(Av)によりディジタル信号を一定の基準に決める。特定
の実施例において、スケーリング係数は2である。遅延要素322もまた固定ま
たはプログラム可能な時間期間だけディジタル信号を遅延する。スケーリング係
数及び遅延の量はインタフェース回路が使用される特定の応用の要求に依存する
。利得要素320からのスケーリングされた信号及び遅延要素322からの遅延
信号はスケーリングされた信号から遅延信号を引算する加算器324に供給され
る。実施例において、加算器324は次のシグマ-デルタ変調器314の入力範
囲内に入る、N-ビット値に出力を制限する飽和加算器である。加算器324か
らの調整された信号y[n]はシグマ-デルタ変調器314に供給される。
N個の最下位ビット(LSB)と調整された信号を加える加算器330に供給さ
れる。加算器330からの(N+1)-ビット出力はレジスタ332に供給され、記
憶される。レジスタ332からの最上位ビット(MSB)はフィルタ316に供
給される変調器信号k[n]を含む。図3Aの実施例に示されたように、遅延要素
322とレジスタ332の両者は同じクロック信号(CLK)によりクロック動
作する。
器信号を濾波する。図3Aに示された実施例において、フィルタ316は二個の
抵抗器と二個のキャパシタを含む二次ローパス・フィルタである。
ェース回路342aは図3Aのインタフェース回路312の利得要素320、遅
延要素322、及び加算器324に対応する利得要素350、遅延要素352、
及び加算器354を含む。インタフェース回路342aはさらに(Av−1)の
利得を有する第二の利得要素356を含み、その回路入力と遅延要素352の間
に接続される。利得要素356は加算器354からの調整された信号y[n]が遅
延期間M*Ts後に遅延要素352により供給されたディジタル信号x[n]に等
しくなるように適切な利得を提供する。
ンタフェース回路342bは図3Bの利得要素350、遅延要素352、及び加
算器354を含む。インタフェース回路342bはさらに利得要素350の出力
に接続された非反転入力とその回路入力に接続された反転入力を有する第二の加
算器358を含む。
あり、所望のアナログ信号を供給するためアナログ・フィルタにより濾波される
。通常、ディジタル信号のステップ変化によるアナログ信号のステップ応答はア
ナログ・フィルタによって決定される。広い帯域幅を有するフィルタはより速い
応答時間を提供するが、アナログ信号ではより大きな脈動振幅をもたらす結果と
なる。このように、そのフィルタは受入れ可能な(即ち、脈動仕様を満たす)脈
動振幅をもたらす結果になる最も高い可能な帯域幅に一般に設定される。このフ
ィルタ帯域幅に関連する応答時間はそれからインタフェース回路で達成可能な最
も速い可能な応答時間を表す。
のインタフェース回路により達成された応答時間は受入れられない。例えば、図
1を参照して、送信AGCループにおける駆動回路180は速い転移時間を有す
るディジタル信号により制御される。駆動回路180は低利得状態と高利得状態
の間で切換えられるので、信号路の利得は変化し、VGAの利得を調整すること
により補償する必要がある。送信器(Tx)AGC制御信号が遅い応答時間をも
てば(即ち、この制御信号を供給するアナログ・フィルタにより課された制約の
ため)、駆動回路180及びVGAの応答時間は「一致しない」。駆動回路18
0の利得が切換えられるとき、この不一致は信号利得における衝突をもたらす結
果となる。
タル信号は時間t1で出発値から最終値まで転移する。フィルタの出力は、それ
に対して、t1のすぐ後で出発値(Vstart)から転移を開始し、漸近的に最終
値(Vfinal)に近づく。時間t3で、ディジタル信号は再び変化し、その後そ
のフィルタはそれに従って応答する。
ィルタについて、応答時間は時間応答調整回路により生成された信号(またはパ
ルス)で変調器を一時的にオーバードライブすることにより増加(またはより速
く)できる。時間応答調整回路512の中では、ディジタル信号は利得要素52
0及び遅延要素522に供給される。図5に示された実施例において、利得要素
520は2のスケーリング係数によりディジタル信号x[n]をスケーリングし、
遅延要素522はクロック信号(CLK)のMサイクルまでディジタル信号を遅
延させる。スケーリング係数及び遅延期間はまたプログラム可能にできる。利得
要素520からのスケーリングされた信号及び遅延要素522からの遅延信号は
、スケーリングされた信号から遅延信号を減算する飽和加算器524に供給され
る。加算器524は調整された信号y[n]を N -ビット値に制限する。
、9ビット実施については0から512の範囲を有する)。別の特定の実施例に
おいて、ディジタル信号x[n]は二の補数にある(即ち、9ビット実施では−2
56から255の範囲を有する)。ディジタル信号x[n] は遅延要素及び次の
変調器を時間駆動するために使用されるクロック信号(CLK)よりはるかに遅
い率で変化する。例えば、9ビット変調器についてディジタル信号は1/512
のクロック信号の率、またはそれより遅い率で変化する。
の数で、Tsがクロック信号の周期である、M*Tsの所定の遅延期間について
、時間応答調整回路512からの調整された信号y[n] は:
ある。特定のnについて、y[n] は x[n] より大きいか等しい。実際、y[n
] はこの遅延期間の間の x[n] の現在のディジタル値より大きい (x[n]−x[
n−M] )である。遅延期間の終りに、一旦、x[n] の現在のディジタル値が遅
延要素522から供給されると、加算器524からの出力はy[n] =x[n] に
なる。応答時間調整回路512は、ステップ変化(即ち、p[n]=△x[n]=x
[n]−x[n−M])と同じ振幅を有する「オーバードライブ」パルス列p[n]
をこのように生成する。各オーバードライブ・パルスは遅延要素によって決定さ
れるM*Tsの持続期間を有する。
の差(即ち、y[n]−y[n−1] )に応答する。時間応答調整回路512は(
y[n]−y[n−1] ) =(x[n]−x[n−1] ) から (y[n]−y[n−1] )
=2*(x[n]−x[n−1])までの遅延期間の間のフィルタ駆動を実質的に二倍
にする。このさらに高いy[n] は、応答時間の速度を上げる、フィルタに対し
てさらに駆動を行う結果となるM*Ts時間後、遅延期間の終りでは、時間応答
調整回路512は入力ディジタル値に対して何ら影響を与えず、y[n] はx[n
] になる。
答のプロットを示す。初めに、調整された信号は時間t1で出発値から新しい値
に転移する。しかしながら、図4Bに示されたように、変調器は時間応答調整回
路512によって(2Vfinal−Vstart)に対応する調整された値にオーバード
ライブされ、それはディジタル信号x[n−M] の変化の二倍である。フィルタ
からのアナログ信号は、t1のすぐ後、出発値(Vstart)から(2Vfinal−Vst art )に転移を始め、さらに速い割合でVfinal に到着する。アナログ信号は時
間t4でVfinal に近づくので、オーバードライブ・パルスは除去され、調整さ
れた信号はVfinal に対応する値に戻る。その後フィルタは最終値Vfinal へ転
移する。図4Bに示されたように、オーバードライブ・パルスは入力値の変化(
△V =Vfinal−Vstart)に等しい振幅及び(t4−t1)の期間を有する。
ーバードライブ・パルスの振幅はディジタル信号の変化(即ち、p[n]=△x[
n]=x[n]−x[n−M])と同じである。この結果は、(p[n]=Ax[n])
の振幅を有するオーバードライブ・パルスを供給するため現在のディジタル値か
ら十分なヘッドルーム(無歪限界)があるとき発生する。特に、(x[n−M]+
2△x[n])が変調器の入力範囲の中に入れば、オーバードライブ・パルスの振
幅はステップ変化に等しい。この条件を満たすディジタル信号の全ての変化につ
いて、応答時間の改善量は(理論的に)同じである。
囲内に調整された信号y[n] を維持するため加算器524により行われた飽和
のために、オーバードライブ・パルスの振幅はディジタル信号のいくらかの変化
のため△x[n] より小さい。これは、△x[n] の振幅をもつオーバードライブ
・パルスを供給するためx[n] の現在の値から不十分なヘッドルームがあると
き発生する。その後、オーバードライブ・パルスは利用可能なヘッドルームに関
係した量によりクリップされる。パルス振幅がクリップされるとき、応答時間は
パルス振幅がクリップされないときと同様に速くない。さらに応答時間を改善す
る(即ち速度を上げる)ために、オーバードライブ・パルスの期間を増加するこ
とができる。実施例において、オーバードライブ・パルスの期間はクリッピング
の量に従って(Mの名目上のパルス期間から)増加する。例えば、半分(即ち、
p[n]=0.5*△x[n] ) だけクリップされるパルスは四分の一(即ち、p[
n]=0.75*△x[n] ) だけクリップされるパルスのそれより長い期間を有
する。
効果を示す。図8Aはオーバードライブ・パルスがクリップされない場合のステ
ップ応答のプロットを示し、図8Bはオーバードライブ・パルスがクリップされ
る場合のステップ応答のプロットを示す。図8Aに対応する特定の実施について
、オーバードライブ・パルスがクリップされないとき、オーバードライブ・パル
スの期間は112チップ×8または11.4μsecであり、最終値の70%ま
でのステップ応答時間は凡そ10μsecである。同じ実施について、オーバー
ドライブ・パルスが100パーセント(即ち、オーバードライブ・パルスは供給
されない)でクリップされるとき、最終値の70%までのステップ応答時間は凡
そ24μsecである。上で記したように、ステップ応答時間はクリッピングが
発生するときオーバードライブ・パルスの期間を増加することによって改善でき
る。
延量、または両者を調整することにより制御できる。特定の利得について、その
遅延があまりにも短ければ、より短いオーバードライブ・パルスが生成され、時
間応答調整回路は応答時間に対して比較的少ない影響しか与えない。その遅延が
ゼロ(M=0)であるとき、時間応答調整回路の出力は単にx[n] であり、影
響力をもたない。応答時間の速度を上げるために、その遅延量はできる限り増加
する。しかしながら、その遅延があまりにも長くなれば、あまりにも多くのオー
バードライブによってアナログ信号は最終値をオーバシュートすることになり、
それは多くの応用のために好ましくない結果となる。オーバシュートなしの最も
速い可能な応答時間に帰着する遅延は、シミュレーションまたは計算によって、
経験的に決定できる。
1に近い ) ならば、さらに小さなオーバードライブ・パルスが生成され、時間
応答調整回路が応答時間に与える影響は少ない。利得が1に設定されるとき、時
間応答調整回路は応答時間に影響を与えない。
の実施例において、利得遅延量はディジタル信号の変化量に基づいて調整される
。例えば、さらに高い利得またはさらに長い遅延、または両者は大きな変化に対
して使用され、そしてさらに低い利得またはさらに短い遅延、または両者はさら
に小さな変化に対して使用される。さらに別の実施例において、入力ディジタル
信号の各変化はオーバシュートなしの最も速い応答時間となるよう計画(プログ
ラム)された利得及び遅延値の集合と関連させることができる。
はディジタル回路で実施することができる。時間応答調整回路はランダム・アク
セス・メモリ(RAM)または読出専用メモリ(ROM)といった、記憶素子で
実施することができる。ディジタル値の特定の変化について、記憶素子は所望の
時間応答特性(即ち、オーバシュートなしの最も速い応答時間)を提供する一連
の値を提供する。
が、本発明はまた処理装置(即ち、信号処理装置160)によって実行されるソ
フトウェアまたはマイクロコードにて実施することができる。また、時間応答調
整機構はオーバードライブ・パルスがより速い応答時間を得るために生成される
特定の応用について記述されてきた。本発明の時間応答調整機構は特別の波形特
性を得るための時間応答を「波形整形する」といった、他の応用のために使用す
ることができる。このように、本発明の時間応答調整機構は従来の変調器及びフ
ィルタの組合せによって生成されたようなアナログ信号の時間応答特性に対する
、或る及び全ての修正を網羅することを意図している。
及び低値(即ち、一連の出力波形)を含む変調器信号 k[n] を供給する。高値
は出力波形中に一様に分布している。変調器に接続されたフィルタのキャパシタ
は高及び低値の各集合を充電及び放電するのに同じ時間量を有するので、この特
性はより小さな脈動振幅をもたらす結果になる。
調整された信号y[n] はレジスタ614からのN個の最下位ビット(LSB)
とこの信号を合計する加算器612に供給される。加算器612からの最上位ビ
ット(MSB)は、排他的OR(XOR)ゲート616の第一の入力に供給され
、加算器612からのN個のLSBはレジスタ614に供給され、記憶される。
極性制御信号(Polarity) はXORゲート616の第二の入力に供給
される。XORゲート616は極性制御信号の状態(例えば、高=トグル、及び
低=トグル無し)に応じて加算器612からのMSBの極性をトグルする。XO
Rゲート616からの出力はその出力をクロック信号(CLK)と同期させるレ
ジスタ618に供給される。レジスタ618からの出力はシグマ-デルタ変調器
600からの変調器信号を含む。
態脈動動作特性を提供するために高値の間の間隔(スペーシング)を一様に分配
する。解析によると、9ビット(N=9)の分解能をもつ、シグマ-デルタ変調
器はより悪い場合のピーク対ピーク脈動振幅を約3ファクタ減少できることを示
している。
よって一様に脈動エネルギーを周波数内に拡散させるのに加えて、フィードバッ
クを利用することにより脈動エネルギーを雑音整形する。雑音整形(ノイズ・シ
ェーピング)によって、脈動エネルギーの大部分はより高い周波数に移動され、
次のフィルタによって濾波され、それによって問題の濾波されないより低い周波
数における脈動が少なくなる結果となる。シグマ-デルタ変調器600による雑
音整形は次式で示される:
量子化誤差のz−変換である。変調器伝達関数(HY(z)=K(z)/Y(z))は次
式:
から、量子化誤差関数HE(z)はDC周波数ではゼロ利得(または無限の減衰)
、より低い周波数では大きな減衰、及びより高い周波数では相対的には拡大する
。量子化雑音はより低い周波数からフィルタリングがさらに容易に達成されるよ
り高い周波数へ効果的に移動される。
出力する。各波形は波形における高及び低値の配置に基づいて特定の脈動特性を
有する。
入力ディジタル値に関するピーク対ピーク脈動振幅のプロットを示す。図8Cに
示されたように、シグマ-デルタ変調器は9ビットの分解能を有する。脈動振幅
は入力ディジタル値に応じて変わり、0及び511の極端な値の近くでは高くな
ることが注目される。5から508までの入力値について、さらに悪い場合の脈
動振幅は図8Cでは1.7mVである。脈動振幅はフィルタリングを追加する(
即ち、シグマ-デルタ変調器に接続されたフィルタの帯域幅を下げる)ことによ
り低減することができる。図8Cと同じインタフェース回路実施について、p1 =624Hz及びp2=32.48kHzからp1=9.33kHz及びp2=
54.34kHzに極を移行することによりフィルタ帯域幅が減少するとき、さ
らに悪い場合の脈動振幅は300μVに減少する。
ックの速度の関数である。1LSBの100%未満の脈動について、二次のRC
-RCフィルタからのアナログ信号中の脈動の量は次の関係式:
シグマ-デルタ変調器のクロック周波数 (fCLK ) の速度を上げることが脈動の
量の対応する低減をもたらすことになる。脈動特性の改善は、アナログ・フィル
タの帯域幅を増加させることにより、さらに速い応答時間との取引とすることが
できる。
次のシグマ-デルタ変調器(即ち、二次または三次の変調器)もまた使用するこ
とができる。一般に、高次のシグマ-デルタ変調器はフィルタリングがさらに容
易に実行できるさらに高い周波数にさらに多くの帯域内量子化雑音を押し込む。
シグマ-デルタ変調器の次数がアナログ・フィルタの次数より高ければ、帯域外
量子化雑音は十分に濾波されないかもしれず、アナログ信号は、システムの動作
特性を劣化させる多量の帯域外雑音を含むかもしれない。シグマ-デルタ変調器
の次数は使用されるアナログ・フィルタの次数を考慮して選択される。
された動作特性を提供することができる。しかしながら、時間応答調整回路はP
WM、PDM、またはM-ビットDACとともにまた使用することができる。
される。一次フィルタは一個の抵抗器及び一個のキャパシタによって実施するこ
とができる。一次フィルタは部品数が少なくてすむが、応答時間及び脈動特性は
いくつかの応用には満足されない。
い応答時間またはさらに小さな脈動量、または両方を提供するために使用するこ
とができる。一次ローパス・フィルタに対して二次ローパス・フィルタによる動
作特性の改善は以下に記述される。特定の実施例において、3図Aに示されたよ
うに、二次フィルタは二個の抵抗器及び二個のキャパシタをもつRC-RCフィ
ルタとして実施される。この実施は一次RCフィルタよりほんの僅かだけ複雑で
あるが、本発明の時間応答調整回路と組合せて使用するとき、非常に改良された
動作特性を提供する。
する。これはRCフィルタの周波数応答の大きさが極の周波数を越えると1/f
で低下するという事実に起因する。アナログ信号上の脈動は波形の周期性、また
はfripple=fCLK/2N(fCLK は変調器をクロック動作させるために使用され
るクロック信号の周波数)に等しい最低の基本周波数を有する。
:
て、ζ>1、p1及びp2は実数、そして伝達関数は:
第二の極の周波数の間では1/fで、そして第二の極の周波数の後では1/f2
で低下する。脈動成分より低い(即ち、fp1、fp2 <fripple ) 二つの極の周
波数を選択することによって、その脈動は40dB/decadeの傾斜で減衰し、そ
れは一次フィルタで得られる20dB/decadeの傾斜より速い。そして脈動の改
善はフィルタの応答時間の改善との取引にすることができる。特定の脈動要求を
満たすため、異なった記述をすると、二次フィルタの極は一次フィルタの極より
さらに高く増大することができ、それにより脈動特性を犠牲にすることなくさら
に速い応答時間が得られる結果になる。
度を制御する。より小さな脈動振幅及びより速い応答時間に対する要求はこのパ
ラメータに関して矛盾する要求を課する。二次フィルタについて、臨界減衰条件
はオーバシュートなしの最も速いステップ応答に帰する。二次フィルタについて
、臨界減衰条件は実軸上の同じ位置に在る極(またはp1=p2)に起因するζ=
1に対して生じる。
フィルタは臨界減衰条件(即ち、ζはできる限り1に近い)に近づけるように設
計することができ、自然周波数ωn は特定の脈動特性により許せるだけ高く増加
する。解析によると、二次の臨界減衰フィルタを使用することにより、フィルタ
の応答時間がLSBの30%の脈動振幅仕様に対する一次フィルタのそれより約
10のファクタだけ速度を上げることができる。応答時間の改善はより小さな特
定の脈動振幅に対してさらに大きい。
次のフィルタ)の使用によって達成可能である。
(例えば、インダクタ)を使用するフィルタもまた設計することができる。例え
ば、二次フィルタは一個のインダクタ及び一個のキャパシタを使用して設計する
ことができるζ>1に限定されるRCフィルタと異なり、これらのフィルタの減
衰指数ζはあらゆる値を取ることができるので、LCフィルタはさらに柔軟性が
ある。このように、LCフィルタはいくらかのオーバシュートでさらに速い応答
時間を得るために、減衰以下(即ち、ζ<1)になるように設計することができ
る。このフィルタはまた当技術分野における既知の方法でアクティブ・フィルタ
として実施することができる。様々なフィルタの実施は本発明の範囲内にある。
発明のインタフェース回路710の特定の実施例の図を示す。インタフェース回
路710は時間応答調整回路712、一次シグマ-デルタ変調器714、及び二
次ローパス・フィルタ716を含む。
びレジスタ722に供給される。利得要素720は、2x[n] を生成するため
に二のスケーリング係数によってディジタル信号をスケーリングする。レジスタ
722はバス上で遅延値(Delay_Val)によって決定される遅延の期間
後ディジタル信号x[n] をラッチする。レジスタ722は新しい値がラッチさ
れるまで古い値を保持する。カウンタ726は遅延値を与えられ、遅延値により
指示された遅延期間以降レジスタ722にイネーブル信号を供給する。利得要素
720からのスケーリングされた信号及び遅延要素722からの遅延信号はスケ
ーリングされた信号から遅延信号を引算する加算器724に供給される。加算器
724はシグマ-デルタ変調器714の入力範囲内に入るNビット値を有する調
整された信号y[n] を生成する飽和加算器である。調整された信号はシグマ-デ
ルタ変調器714に供給される。
実施に類似している。ローパス・フィルタ716はアナログ信号を生成するため
に変調器714から変調器信号を濾波する。図7に示された実施例において、ロ
ーパス・フィルタ716は図3に示されたものと類似した二次RC-RCフィル
タである。
電話はディジタル・モードまたはアナログ・モードのいずれかで動作が可能であ
る。ディジタル・モードは移動通信グローバル・システム(GSM)信号といっ
た符号分割多元接続(CDMA)信号または時間分割多元接続(TDMAS)信
号の送信が特色になり得る。アナログ・モードは周波数変調(FM)信号または
振幅変調(AM)信号の送信が特色になり得る。
なる。例えば、速い応答時間はディジタル(例えば、CDMA) モードにおい
て必要とされ、さらに低い脈動振幅はアナログ( 例えば、FM)モードのため
に必要とされる。従って、アナログ・フィルタの帯域幅はディジタル・モードに
対してはより速い応答時間を達成するためにより広く、アナログ・モード対して
はより低い脈動振幅を得るためにより狭い。両方のモードにおいて動作するセル
ラ電話は両方のモードの仕様を満たすことが必要とされ、組合せ必要条件は二重
モード電話の設計を複雑にする。
追加のキャパシタ748を含み、その組合せはキャパシタ746と並列に接続さ
れる。ディジタル・モードにおいて、より広い帯域幅がより速い応答時間のため
に必要とされるとき、スイッチ750は開かれ、キャパシタ748はRC-RC
フィルタの一部にはない。アナログ・モードにおいて、より狭い帯域幅がより小
さな脈動振幅のために必要とされるとき、スイッチ750は閉じられ、キャパシ
タ748はさらに多くのキャパシタンスを提供するためにキャパシタ746と並
列に接続される。特定の実施例において、次の値が抵抗器及びキャパシタについ
て選択される:R1=R2=1KΩ、C1=10nF、C2=5nF(CDMAモー
ドに対して)、及びC3=120nF(FMモードに対して)。この実施に関して
、同じ基本RC-RCフィルタ(R1=R2=1KΩ、C1=10nF、C2=5nF
)は両方のモードで使用され、追加のキャパシタ748(C3=120nF)はア
ナログ・モードでキャパシタ746と並列に切換えられる。スイッチ750はバ
イポーラ・トランジスタ、金属酸化膜半導体(MOS)ゲート、または他の回路
要素によって実施することができる。
選択することにより、ある程度、達成することができる。特定の実施において、
9ビット変調器の実施に関して、CDMAモードではfCLK=19.6608M
Hz、そしてFMモードではfCLK=19.68MHzである。AGC制御ルー
プについて、最低基本周波数(fCLK/512)は一般にCDMA及びFMモー
ドの両方とも38.4KHzである。二次RCフィルタの極はRC-RCフィル
タが脈動の仕様を満たすために十分な脈動減衰を与えるように選択される。FM
モードについて、脈動の仕様は一般に満たすことがさらに難しく、FMのRC-
RCフィルタはさらに多くの減衰を与えるように設計される。このように、FM
のRC-RCフィルタの極は、脈動基本周波数がp1 より高い周波数にあり、4
0dB/decadeで減少するようにより低い周波数(例えば、p1=624Hz及
びp2=32.48kHz)に設定される。CDMAモードについて、脈動フィ
ルタリングに関する制限はさらに緩和され、より高い周波数(例えば、p1=9
.33kHz及びp2=54.34kHz)に設定することを許容する。p1及び
p2 の間に位置する最低基本周波数は20dB/decadeで減衰し、p1及びp2
より高い周波数における残留脈動基本周波数は40dB/decadeで減衰する。
提供される。これらの実施例に対する種々の修正は当業者には直ちに明白であり
、ここに定義された一般原理は創意能力を用いることなく他の実施例に適用可能
である。このように、本発明はこの中に示された実施例に限定されることを意図
するものではなく、この中に開示された原理及び新規な特徴と一致する広範な領
域に与えられるべきものである。
。
ロットを示す。
を示す。
示す。
するピーク対ピーク脈動振幅のプロットを示す。
するピーク対ピーク脈動振幅のプロットを示す。
Claims (25)
- 【請求項1】 ディジタル信号を受信し、調整された信号を生成する時間応
答調整回路; 調整された信号を受信し、変調器信号を生成するために時間応答調整回路に接
続された変調器;及び 変調器信号を受信し、アナログ信号を生成するために変調器に接続されたフィ
ルタを含み、 アナログ信号が時間応答調整回路によって修正される時間応答を有する インタフェース回路。 - 【請求項2】 時間応答調整回路がディジタル信号の変化に対応するオーバ
ードライブ・パルスを生成する請求項1の回路。 - 【請求項3】 オーバードライブ・パルスがディジタル信号の変化の二倍の
振幅を有する請求項2の回路。 - 【請求項4】 オーバードライブ・パルスがディジタル信号の変化の大きさ
により決定される振幅を有する請求項2の回路。 - 【請求項5】 オーバードライブ・パルスがディジタル信号の変化の大きさ
により決定される時間期間を有する請求項2の回路。 - 【請求項6】 オーバードライブ・パルスが変調器の入力範囲内でクリップ
される請求項2の回路。 - 【請求項7】 クリップされたオーバードライブ・パルスの時間期間がクリ
ッピングの量に従って長くされる請求項6の回路 。 - 【請求項8】 変調器がシグマ-デルタ変調器である請求項1の回路。
- 【請求項9】 シグマ-デルタ変調器が一次である請求項8の回路。
- 【請求項10】 フィルタが二次RCローパス・フィルタである請求項1の
回路。 - 【請求項11】 請求項1のインタフェース回路を含む制御ループ。
- 【請求項12】 請求項1のインタフェース回路を含む受信器。
- 【請求項13】 ディジタル信号を受信し、調整された信号を生成する時間
応答調整回路であって、 ディジタル信号を受信し、スケーリング係数によってスケーリングする利得要
素 、 ディジタル信号を受信し、時間遅延器によりディジタル信号を遅延する遅延要
素 、及び 利得要素及び遅延要素に接続された加算器を含む時間応答調整回路と、 調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接続
された変調器と、及び 変調器信号を受信し、アナログ信号を生成するため変調器に接続されたフィル
タとを含み、 アナログ信号が時間応答調整回路によって修正される時間応答を
有する、 インタフェース回路。 - 【請求項14】 スケーリング係数が2である請求項13の回路。
- 【請求項15】 時間遅延が制御信号の値によって決定される請求項13の
回路。 - 【請求項16】 時間遅延がディジタル信号の変化の大きさに基づいて、在
る程度、決定される請求項13の回路。 - 【請求項17】 スケーリング係数及び時間遅延がプログラム可能である請
求項13の回路 。 - 【請求項18】 変調器信号及び極性信号を受信し、正しい極性を有する変
調器信号を生成する排他的ORゲートをさらに含み、 フィルタが正しい極性を有する変調器信号を受信する請求項13の回路。 - 【請求項19】 ディジタルを受信すること; ディジタル信号及びディジタル信号の変化に基づいて調整された信号を生成す
ること; 調整された信号に基づいて変調器信号を生成すること; アナログ信号を得るため変調器信号を濾波することを含み、 アナログ信号は修正される時間応答を有する、 アナログ信号の時間応答を修正する方法。 - 【請求項20】 アナログ信号の時間応答が変調器をクロック動作させるた
めに使用されるクロック信号の周波数の調整により修正される請求項19の方法
。 - 【請求項21】 アナログ信号の時間応答がフィルタの帯域幅の調整により
修正される請求項19の方法。 - 【請求項22】 アナログ信号の時間応答がディジタル信号の大きさの変化
に基づいて修正される請求項 19の方法。 - 【請求項23】 アナログ信号の時間応答がさらに時間応答調整回路の時間
遅延及びスケーリング係数に基づいて修正される請求項22の方法。 - 【請求項24】 調整された信号がディジタル信号の変化に対応するオーバ
ードライブ・パルスを含む請求項19の方法。 - 【請求項25】 可変利得要素; 可変利得要素の利得を設定する利得制御ループであって、 ディジタル制御信号を生成するループ制御回路、 ディジタル制御信号を受信し、調整された信号を生成するためループ制御信
号に接続された時間応答調整回路、 調整された信号を受信し、変調器信号を生成するため時間応答調整回路に接
続された変調器、 変調器信号を受信し、アナログ制御信号を生成するため変調器に接続された
フィルタを含む利得制御ループを含み、 可変利得要素の利得がアナログ制御信号に従って調整される受信器。
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