KR100920185B1 - 2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의방법 및 시스템 - Google Patents

2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의방법 및 시스템 Download PDF

Info

Publication number
KR100920185B1
KR100920185B1 KR1020070116707A KR20070116707A KR100920185B1 KR 100920185 B1 KR100920185 B1 KR 100920185B1 KR 1020070116707 A KR1020070116707 A KR 1020070116707A KR 20070116707 A KR20070116707 A KR 20070116707A KR 100920185 B1 KR100920185 B1 KR 100920185B1
Authority
KR
South Korea
Prior art keywords
signal
digital
block
pll
input
Prior art date
Application number
KR1020070116707A
Other languages
English (en)
Other versions
KR20080045063A (ko
Inventor
에마노일 프란체스카키스
조르지오스 스피카스
Original Assignee
브로드콤 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브로드콤 코포레이션 filed Critical 브로드콤 코포레이션
Publication of KR20080045063A publication Critical patent/KR20080045063A/ko
Application granted granted Critical
Publication of KR100920185B1 publication Critical patent/KR100920185B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C5/00—Amplitude modulation and angle modulation produced simultaneously or at will by the same modulating signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

2 입력 PLL을 이용한 직접 변조 및 극 변조를 위한 방법 및 시스템의 여러 측면들이 제공된다. 상기 시스템의 여러 측면들을 보면, 입력 데이터 신호 Un 및 피드백 신호 Yn으로부터 디지털 신호들 Wn 및 Vn을 생성하는 단계를 포함할 수 있다. 상기 생성된 디지털 신호들 Wn 및 Vn은 결합하여, Un의 정보 내용을 지니고 있을 수 있으며, 한편 이들 신호들은 상기 2 입력 아날로그 위상 고정 루프(PLL)의 비이상적인 성질들을 보상한다. 상기 디지털 신호 Wn은 주파수 상에서 적절히 증감될 수 있으며, 상기 디지털 신호 Vn은 상기 PLL에 입력으로서 제공될 수 있다. 상기 피드백 신호 Yn은 상기 PLL에 의해 생성될 수 있는 상기 아날로그 피드백 신호 Pt에 상응하는 디지털 신호일 수 있다. 이에 따라, 상기 PLL은 상기 입력 데이터 신호 Un을 적절히 송신할 수 있도록 상기 디지털 신호 Wn 및 Vn을 통해 적응식으로 제어될 수 있다.

Description

2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의 방법 및 시스템{METHOD AND SYSTEM FOR DIRECT AND POLAR MODULATION USING A TWO INPUT PLL}
본 발명의 일부 실시예들은 무선 통신에 관련된 것이다. 더 상세하게는, 본 발명의 일부 실시예들은 2 입력 위상 고정 루프(two input PLL)를 이용하여 직접 변조(direct modulation) 및 극 변조(polar modulation)하는 방법 및 시스템에 관련된 것이다.
이동 통신은 사람들이 서로 통신하는 방식을 바꿔놓았으며, 이동 전화기들은 사치품에서 일상 생활의 필수품으로 변모해 왔다. 오늘날 이동 전화기의 이용은 사회적 상황에 의해 강제되고 있으며, 오히려 장소나 기술에 의해 그러한 이용에 차질이 생기는 편이다. 음성 연결이 교류하고자 하는 기본적인 요구를 충족시키고 있고, 또한 이동 음성 및 데이터 연결이 매일 매일의 일상 생활의 씨줄과 날줄 속으로 더욱 깊숙이 스며들어가고 있는 이 시점에, 무선 내지 유선 네트워크들을 이용한, 다양한 통합 모바일 멀티미디어 응용 제품들은 이동 통신 혁명의 다음 단계라고 할 것이다.
다양한 고속 접속 기술들을 제공하는 3세대(3G) 셀룰러 네트워크들과, 이들 기술들을 이용하도록 특화적으로 설계되어왔던 이동 전화들은, 최신 압축 표준들을 이용한 TV와 오디오 응용 분야들, 고해상도 게임 응용 분야들, 음악 인터페이스들, 주변 기기 인터페이스 지원 등을 지원하는 통합 멀티미디어 응용 분야에 대한 수요를 충족하고 있다. 처리 능력에 대한 요구치는 칩 제조업체들이 더 많은 정보를 전송할 수 있도록 압축 기술과 더 높은 대역폭을 이용하게 됨에 따라 급증하고 있다. 3G 무선 응용 분야들은 384 킬로비트(Kbits)/초에서 2 메가비트(Mbits)/초까지 이르는 비트 레이트들을 지원하며, 칩 설계업체들로 하여금 무선 시스템들에 멀티미디어 처리 능력, 뛰어난 화질, 줄어든 간섭 및 더 넓은 동작 범위(coverage area)를 제공할 수 있게 한다.
모바일 멀티미디어 서비스가 인기를 얻고 사용이 증가함에 따라, 전력 소비, 네트워크 용량의 비용 효율 최적화 및 QoS(Quality of Service) 등과 같은 요인들은 현재 시점에서 이동 통신 사업자들에게 중요한 정도에 비해 점점 더 핵심적인 요인으로 되고 있다. 이들 요인들은 신중한 네트워크 설계 및 운용이나, 전송 방식의 개선, 그리고 수신기 측 기술과 칩 집적 솔루션의 발전을 통해 대처할 수 있다. 이러한 목적을 위해, 사업자들은 모바일 멀티미디어 응용 분야 지원을 위한 하향(downlink) 처리량을 증가시킬 수 있고, 그럼으로써 모바일 멀티미디어 응용 분야 서비스들을 이용하는 소비자들에게 더 나은 QoS 능력과 속도를 제공할 수 있도록 하는 기술들이 필요하다. 현재로서는, 모바일 멀티미디어 프로세서들은 현 시점의 모바일 핸드셋들에 대해서는 진보된 총체적 시스템 솔루션을 위한 시스템 온 칩(Systme-on-a-chip, SOC) 집적 기술을 완전히 활용하지 못하고 있다. 예를 들어 서, 종래의 모바일 프로세서들은 다수의 하드웨어 가속기들을 이용하여 다양한 멀티미디어 응용 분야들을 실현할 수 있을 뿐이며, 전력 소비, 구현의 복잡성, 모바일 프로세서의 차지 면적 그리고 최종적으로 단말기의 크기를 대단히 증가시키고 있다.
몇몇 이동 통신 기술들, 예를 들어 GSM(Global system for mobile communications), GPRS(General Packet Radio Service) 및 EDGE(Enhanced Data Rate for GSM Evolution) 등은 극 변조(polar modulation)를 이용하기도 한다. 극 변조(Polar modulation)는 어떤 신호를 정위상(in-phase I)과 쿼드러쳐 위상(Quadrature phase Q) 성분들을 가지는 형식에서, 크기(magnitude ρ)와 위상 (phase φ) 성분들을 가지는 상응하는 형식으로 변환하는 것을 포함한다. 이렇게 I 및 Q 신호 표현 방식으로부터 ρ 및 φ 신호 표현 방식으로 변환함에 따른 결과로 양자화 노이즈가 도입될 수 있다. 결과적으로, 상기 ρ 및 φ 신호 표현 중 적어도 일부의 성분들은 걸러져 버릴 수 있다.
직접 변조 내지 극 변조 송신기들을 위해 분수 분주형 위상 고정 루프(fractional-N phase locked loop(PLL))나 시그마-델타 변조(sigma-delta modulation) 기술들에 기초하여 설계되는 집적 회로(IC)들이 다양하게 존재하고 있다. 이들 IC 설계안들 중 많은 수가 아날로그 및 디지털 신호의 혼합 신호들을 취급하며, CMOS 기술은 이런 경우에 저 전력 소모와 저 제조 비용을 유지하기 위해 선택되는 반도체 제조 기술이라 할 수 있다. 그렇지만, IC 제조 공정 중에 도입되는 구성 부분의 매개변수 값들의 변화나, 회로 동작 시에 발생하는 온도 변화 등으 로 인해 아날로그 소자의 값들은 소자 동작을 제어할 수 있도록 조절될 수 있거나 또는 최적화될 수 있어야 한다는 점이 요구될 수 있다. 그 중에서도 신경을 써야 하는 부분은 통상적으로 많은 PLL 설계들에서 나타나는 저주파 통과 필터링 특성이라 할 수 있다. 이러한 특성은 그 저주파 통과 필터의 컷오프 주파수(cutoff frequency)가, 신호 송신을 하는 직접 변조 내지 극 변조 송신기에서 이용되는 주파수 범위 내에 있을 때에 특히 문제가 될 수 있다. 그 결과, 직접 변조 내지 극 변조 송신기에 의해 변조되고 있는 입력 신호가 왜곡될 수 있다. 차례로, 변조 출력 신호도 왜곡될 수 있다. 이러한 결과로, 송신된 신호가 수신 장치에서 수신될 때에, 송신되고자 하였던 원래 입력 신호에 대한 신뢰할 수 있는 재생성 신호(reproduction)를 제공하지 않을 수도 있다는 것이다.
기존의 몇몇 직접 변조 내지 극 변조 송신기들에 있어서, PLL 회로부의 아날로그 소자 값들은 아날로그 제어 회로부를 이용하여 조절될(tunable) 수 있다. 그렇지만, 아날로그 PLL 회로부를 제어하기 위해 아날로그 제어 회로부를 이용하는 것의 한 가지 제한점은, 상기 아날로그 PLL 회로부의 소자들과 상기 아날로그 제어 회로부의 소자들 사이의 부정합(mismatches)을 수반할 수 있다는 점이다. 극 변조 송신기들 내에 그러한 회로부를 이용하는 것과 연관된 문제점은, 그 극 변조 송신기들로 입력되는 입력 신호들을 위한 위상 신호 경로와 크기 신호 경로 사이의 타이밍 정렬 오류(misalignment)를 초래하는 것을 수반할 수 있다는 점이다.
기존의 전통적인 접근법에 따른 다른 한계점들 및 단점들은 당해 기술 분야의 숙련된 자에게, 본 출원의 나머지 부분들에서 도면들을 참조하여 설명되는 본 발명의 몇몇 측면들과 종래의 시스템들의 비교를 통해 명백해질 것이다.
청구범위에서 더욱 완전하게 설명될, 도면 중의 적어도 하나와 함께 나타내지거나 또는 설명되는 바와 본질적으로 같은, 2 입력 PLL을 이용한 직접 변조 및 극 변조를 위한 방법 및 시스템이 제공된다.
본 발명의 일 측면에 따르면, 회로 내에서 신호를 처리하는 방법이 제공되며, 상기 방법은,
신호를 직접 변조(direct modulation)하거나 또는 신호를 극 변조(polar modulation)하는 동안에 2 입력 아날로그 위상 고정 루프(two input analog phase locked loop)를 디지털 방식으로 제어하는 단계를 포함한다.
바람직하게는, 상기 방법은 디지털 필터를 통해 상기 2 입력 아날로그 위상 고정 루프의 저 주파수 통과 특성을 보상하는 단계를 더 포함한다.
바람직하게는, 상기 디지털 필터는 매개변수 등화기(parametric equalizer)이다.
바람직하게는, 상기 방법은 상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 아날로그 피드백 신호로부터 제1 디지털 신호 및 제2 디지털 신호를 생성하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 제1 디지털 신호 및 제2 디지털 신호를 생성하는 동작에서 발생하는 시간 지연(latency)을 보상하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 상기 아날로그 피드백 신호를 생성하는 동작에서 발생하는 시간 지연을 보상하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 2 입력 아날로그 위상 고정 루프 내의 커패시터 부정합으로 인한 잡음을 보상하는 단계를 더 포함한다.
바람직하게는, 상기 잡음에 대한 보상은 상기 생성된 제1 디지털 신호에 적용된다.
바람직하게는, 상기 잡음에 대한 보상은 상기 생성된 제2 디지털 신호에 적용된다.
바람직하게는, 상기 방법은 상기 제2 디지털 신호의 워드 길이(word length)를 줄이는 단계를 더 포함한다.
바람직하게는, 상기 줄어든 워드 길이는 상기 제2 디지털 신호를 구성하는 비트들 중 M 개의 최상위 비트들을 포함한다.
바람직하게는, 상기 방법은 상기 2 입력 아날로그 위상 고정 루프를 적응적으로 제어하는 단계를 더 포함한다.
바람직하게는, 상기 신호는 광대역(wideband) CDMA 신호이다.
바람직하게는, 상기 방법은 상기 2 입력 아날로그 위상 고정 루프에 의해 상기 제2 디지털 신호를 이용하기에 앞서, 상기 제2 디지털 신호를 처리하는 단계를 더 포함한다.
본 발명의 다른 측면에 따르면, 회로 내에서 신호를 처리하는 시스템이 제공되며, 상기 시스템은
신호를 직접 변조(direct modulation)하거나 또는 신호를 극 변조(polar modulation)하는 동안에 2 입력 아날로그 위상 고정 루프(two input analog phase locked loop)를 디지털 방식으로 제어할 수 있는 디지털 보상기를 포함한다.
바람직하게는, 상기 시스템은 상기 2 입력 아날로그 위상 고정 루프의 저 주파수 통과 특성을 보상하는 디지털 필터를 더 포함한다.
바람직하게는, 상기 디지털 필터는 매개변수 등화기(parametric equalizer)이다.
바람직하게는, 상기 디지털 보상기는, 디지털 방식의 제어를 할 수 있도록, 상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 아날로그 피드백 신호로부터 제1 디지털 신호 및 제2 디지털 신호를 생성할 수 있다.
바람직하게는, 상기 시스템은 상기 제1 디지털 신호 및 제2 디지털 신호를 생성하는 동작에서 발생하는 시간 지연(latency)을 보상하는 지연 회로를 더 포함한다.
바람직하게는, 상기 시스템은 상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 상기 아날로그 피드백 신호를 생성하는 동작에서 발생하는 시간 지연을 보상하는 지연 회로를 더 포함한다.
바람직하게는, 상기 시스템은 상기 2 입력 아날로그 위상 고정 루프 내의 커패시터 부정합으로 인한 잡음을 보상하는 잡음 제거 블록을 더 포함한다.
바람직하게는, 상기 잡음에 대한 보상은 상기 생성된 제1 디지털 신호에 적용된다.
바람직하게는, 상기 잡음에 대한 보상은 상기 생성된 제2 디지털 신호에 적용된다.
바람직하게는, 상기 시스템은 상기 제2 디지털 신호의 워드 길이(word length)를 줄이는 수단을 더 포함한다.
바람직하게는, 상기 줄어든 워드 길이는 상기 제2 디지털 신호를 구성하는 비트들 중 M 개의 최상위 비트들을 포함한다.
바람직하게는, 상기 시스템은 상기 2 입력 아날로그 위상 고정 루프를 적응적으로 제어하는 수단을 더 포함한다.
바람직하게는, 상기 신호는 광대역(wideband) CDMA 신호이다.
바람직하게는, 상기 시스템은 상기 2 입력 아날로그 위상 고정 루프에 의해 상기 제2 디지털 신호를 이용하기에 앞서, 상기 제2 디지털 신호를 처리하는 수단을 더 포함한다.
본 발명에 관한 이러한 장점들 그리고 그 밖의 장점들, 측면들 및 신규한 특징들은 이와 관련하여 예시된 실시예들의 세부사항들과 더불어, 다음의 상세한 설명 및 도면들로부터 더 완벽하게 이해될 수 있을 것이다.
본 발명의 일부 실시예들은 2 입력 PLL을 이용한 직접 변조 및 극 변조를 위한 방법 및 시스템에 관한 것이다. 상기 방법은 입력 데이터 신호 Un 및 피드백 신호 Yn로부터 디지털 신호들 Wn 및 Vn을 생성하는 단계를 포함할 수 있다. 상기 생성된 디지털 신호들 Wn 및 Vn은 상기 입력 데이터 신호 Un의 정보 내용을 지니고 있을 수 있지만, 또한 한편으로는 상기 2 입력 아날로그 위상 고정 루프(PLL)의 비이상적 성질들에 대해 보상할 수 있다. 상기 디지털 신호 Wn는 주파수 축에서 적절하게 스케일링될 수 있으며, 상기 디지털 신호 Vn는 상기 PLL의 입력으로서 제공될 수 있다. 상기 피드백 신호 Yn는 상기 PLL에 의해 생성된 아날로그 피드백 신호 Pt에 상응하는 디지털 신호일 수 있다. 이에 따라, 상기 PLL은 상기 입력 데이터 신호 Un를 적절히 송신할 수 있도록 적응식으로(adaptively) 제어될 수 있다.
본 발명의 일부 실시예들은 2 입력 PLL(two input PLL)을 이용한 직접 변조 및 극 변조를 위한 방법 및 시스템에 관한 것이다. 방법의 여러 측면들은, 입력 데이터 신호 Un 및 피드백 신호 Yn로부터 디지털 신호들 Wn 및 Vn을 생성하는 단계를 포함할 수 있다. 상기 생성된 디지털 신호들 Wn 및 Vn은 상기 입력 데이터 신호 Un의 정보 내용을 간직할 수 있지만, 또한 한편으로는 상기 2 입력 아날로그 위상 고정 루프(PLL)의 비이상적 성질들(non-idealities)에 대해 보상할 수 있다. 상기 디지털 신호 Wn는 주파수 축에서 적절하게 스케일링될 수 있으며, 상기 디지털 신호 Vn는 상기 PLL의 입력으로서 제공될 수 있다. 상기 피드백 신호 Yn는 상기 PLL에 의해 생성된 아날로그 피드백 신호 Pt에 상응하는 디지털 신호일 수 있다. 이에 따라, 상기 PLL은 상기 입력 데이터 신호 Un를 적절히 송신할 수 있도록 적응식으로(adaptively) 제어될 수 있다.
도 1은 본 발명의 실시예에 따른 예시적인 모바일 단말기를 설명하기 위한 블록도이다. 도 1을 참조하면, 모바일 단말기(120)가 나타나 있으며, 상기 모바일 단말기(120)는 RF 수신기(123a), RF 송신기(123b), 디지털 기저대역 프로세서(129), 프로세서(125) 및 메모리(127)를 포함할 수 있다. 상기 수신 안테나(121a)는 상기 RF 수신기(123a)에 통신 가능하게 연결될(communicatively coupled) 수 있다. 상기 송신 안테나(121b)는 상기 RF 송신기(123b)에 통신 가능하 게 연결되어 있을 수 있다.
상기 RF 수신기(123a)는 수신된 RF 신호들을 처리할 수 있는 적절한 논리 알고리즘(logic), 회로 조직(circuitry), 명령어 코드(code) 등을 포함할 수 있다. 상기 RF 수신기(123a)는 복수의 주파수 대역들에 있는 RF 신호들을 수신할 수 있다. 상기 RF 수신기(123a)는 셀룰러 주파수 대역들의 신호들, 예를 들어, GSM, GPRS, EDGE 내지 WCDMA를 수신할 수 있다. 상기 RF 수신기(123a)에 의해 지원되는 각 주파수 대역에는 그에 상응하는 프론트엔드 회로(front-end circuit)가 있어, 예를 들어 저 잡음 증폭(low noise amplification) 및 직접 변환(direct conversion)과 같은 동작들을 수행할 수 있다.
상기 RF 수신기(123a)는 상기 수신된 RF 신호를, 정위상(in-phase, I) 성분과 쿼드러쳐(Q) 성분을 포함하는 기저대역 주파수 신호로 직접 변환시킬 수 있다. 몇몇 예에서는, 상기 RF 수신기(123a)는 그러한 성분들을 디지털 기저대역 프로세서(129)로 전송하기에 앞서, 상기 기저대역 신호 성분들을 아날로그-디지털 변환할 수도 있다.
상기 디지털 기저대역 프로세서(129)는 기저대역 주파수 신호들을 처리하거나 취급할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 이러한 경우에, 상기 디지털 기저대역 프로세서(129)는 상기 RF 수신기(123a)에서 수신된 신호들이나, 또는 상기 RF 송신기(123b)로 송신되기 위한 신호들을 처리하고 취급할 수 있다. 상기 디지털 기저대역 프로세서(129)는 또한 처리된 신호로부터 얻은 정보에 기초하여, 상기 RF 수신기(123a) 및 상기 RF 송신 기(123b)에 대해 제어 능력 내지 피드백 정보를 제공할 수 있다. 상기 디지털 기저대역 프로세서(129)는 상기 처리된 신호들로부터 얻은 정보 내지 데이터를 상기 프로세서(125) 내지 상기 메모리(127)로 통신할 수 있다. 더 나아가, 상기 디지털 기저대역 프로세서(129)는 상기 프로세서(125)로부터 오는, 내지 상기 메모리(127)를 향하는 정보를 수신할 수 있으며, 이는 처리되어 상기 RF 송신기(123b)로 전송될 수 있다.
상기 RF 송신기(123b)는 무선 매체를 통해 RF 신호를 송신할 수 있도록 RF 신호들을 처리할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 RF 송신기(123b)는 복수의 주파수 대역들을 통해 RF 신호들을 송신할 수 있다. 더 나아가, 상기 RF 송신기(123b)는 예를 들어 셀룰러 주파수 대역들에서 신호들을 송신할 수 있다. 상기 RF 송신기(123b)에 의해 지원되는 각 주파수 대역은 상응하는 프론트엔드 회로들을 가지며, 이러한 프론트엔드 회로는 예를 들어 증폭이나 업 컨버전(up conversion) 동작 등을 취급할 수 있다.
상기 RF 송신기(123b)는 크기 및 위상 성분들로 구성된 기저대역 신호를 업 컨버전하여 RF 신호로 만들 수 있다. 몇몇 경우에 있어서, 상기 RF 송신기(123b)는 업 컨버전을 하기에 앞서 상기 디지털 기저대역 프로세서(129)로부터 수신한 기저대역 신호 성분들의 디지털-아날로그 변환을 수행할 수 있다.
상기 프로세서(125)는 상기 모바일 단말기(120)를 위해 제어 동작이나 데이터 처리 동작 등을 수행할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 프로세서(125)는 상기 RF 수신기(123a), 상기 RF 송신 기(123b), 상기 디지털 기저대역 프로세서(129) 내지 상기 메모리(127)의 적어도 일부를 제어하는 데에 이용될 수 있다. 이 점에 있어서, 상기 프로세서(125)는 상기 모바일 단말기(120) 내에서 동작들을 제어하기 위해 적어도 하나의 신호를 생성할 수 있다. 상기 프로세서(125)는 또한 상기 모바일 단말기(120)에 의해 이용될 수 있는 응용 프로그램들을 실행시킬 수 있다.
상기 메모리(127)는 상기 모바일 단말기(120)에 의해 이용되는 데이터 내지 그 밖의 정보를 저장할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 예를 들어, 상기 메모리(127)는 상기 디지털 기저대역 프로세서(129)에 의해 또는 상기 프로세서(125)에 의해 생성된 처리 데이터를 저장하는 데에 이용될 수 있다. 상기 메모리(127)는 또한, 상기 모바일 단말기(120) 내의 적어도 하나의 블록의 동작을 제어하기 위해 이용될 수 있는 설정 정보(configuration information)와 같은 정보를 저장하는 데에 이용될 수 있다.
도 2는 본 발명의 실시예와 관련하여 이용될 수 있는 예시적인 극 변조 송신기를 설명하기 위한 블록도이다. 도 2를 참조하면, 디지털 기저대역 프로세서(132), 기준 주파수 블록(134), 전력 증폭기(152), 대역 통과 필터(138), 송신 안테나(121b), 위상 고정 루프(PLL)(156), 프리앰프(preamplifier)(144) 및 카르테시안-폴라 변환 블록(Cartesian to polar conversion block)(158) 등이 나타나 있다. 도 2에 나타나 있는 것과 같은 극 변조 송신기(polar modulation transmitter)는 예를 들어 도 1의 모바일 단말기(120)와 같은 모바일 단말기의 일부일 수 있다.
상기 기준 주파수 블록(134)은 국부 발진기(local oscillator, LO) 신호 내 지 반송파 주파수(carrier frequency) 신호를 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 기준 주파수 블록(134)은 수정 발진자를 포함할 수 있고, 이는 상기 LO 신호들을 생성하는 데에 이용될 수 있다.
상기 디지털 기저대역 프로세서(132)는 기저대역 주파수 신호들을 처리 내지 취급할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 디지털 기저대역 프로세서는, 정위상(I) 및 쿼드러쳐 위상(Q) 성분들을 포함하는 디지털 기저대역 신호를 생성할 수 있다. 상기 디지털 기저대역 신호는 복수의 샘플들을 포함할 수 있으며, 각 샘플은 복수의 비트들, 예를 들어 12 비트들로 구성될 수 있다. 상기 디지털 기저대역 신호 내에 포함된 샘플들은 어떤 샘플링 레이트, 예를 들어 13 MHz로 발생할 수 있다. 상기 디지털 기저대역 신호 내의 각 샘플은 복수의 신호 레벨들, 예를 들어 212, 즉 4096 개의 신호 레벨들을 의미할 수 있다.
상기 대역 통과 필터(138)는 입력 신호에 대해, 어떤 상대적으로 낮은 주파수 fLOW보다 낮거나 어떤 상대적으로 높은 주파수 fHIGH보다 높은 범위의 전자기 주파수 범위에 대해서 입력 신호의 크기를 감쇄시키도록 처리함으로써 출력 신호를 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 주파수들의 범위, 즉 fLOW보다 크거나 같으며, 또한 fHIGH보다 낮거나 같은 범위가 통과 대역이라고 할 수 있다.
상기 프리엠프(144)는 어떤 출력 신호의 신호 레벨이 해당 입력 신호에 관련된 신호 레벨과 비교하여 고정된 값을 갖거나 또는 가변하는 감쇄 특성을 갖도록 그러한 출력 신호를 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다.
상기 전력 증폭기(152)는 출력 신호를, 입력 신호에 기초하여 충분한 전기 에너지를 가지도록 생성하며, 이때 그 출력 신호에 따른 크기가, 그 출력 신호가 전기 부하(load)에 인가되는 때에도 일정하게 유지될 수 있도록 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 전력 증폭기(152)는 입력 신호의 크기 상의 변화가 출력 신호의 크기 상의 비례적인 변화에 상응하는 선형 동작이 그 특징이라 할 수 있다. 상기 전력 증폭기(152)에 관련된 이득(gain)은 수신된 이득 제어 입력 신호에 기초하여 가변될 수 있다.
상기 카르테시안-폴라 변환 블록(158)은 수신된 입력 신호에 상응하는 크기 및 위상 성분들을 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 카르테시안-폴라 변환 블록(158)은 I 및 Q 성분들을 포함하는 디지털 기저대역 신호를 수신할 수 있다. 상기 카르테시안-폴라 변환 블록(158)은 크기(ρ) 성분과, 위상(Φ) 성분을 가지는 형식의 디지털 기저대역 신호를 생성할 수 있다. 크기 성분은 진폭 변경 신호 성분을 나타낸다고 볼 수 있고, 위상 성분은 위상 변경 신호 성분을 나타낸다고 볼 수 있다.
상기 PLL(156)은 상기 위상 변경 신호 성분을 이용하여 합성 RF 신호(synthesized RF signal)를 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 PLL(156)은 입력 위상 신호를 기초로 하여 상기 합성 RF 신호를 생성할 수 있다. 상기 PLL(156)은 상기 입력 위상 신호에 발생하는 변화량에 기초하여, 상기 합성 RF 신호에 관해 신호 주파수 상의 상응하는 변화를 만들어 낼 수 있다. 상기 PLL(156)은 주파수 대역에 걸쳐 상응하는 변화를 등화(equalize)할 수 있도록, 교정(calibration) 및 사전 왜곡(pre-distortion) 절차 등을 수행할 수도 있다.
동작을 살피면, 상기 디지털 기저대역 프로세서(132)는 I 및 Q 신호 성분들을 포함하는 기저대역 신호를 제공할 수 있다. 상기 I 및 Q 신호 성분들은 상기 카르테시안-폴라 변환 블록(158)으로 전달될 수 있다. 상기 카르테시안-폴라 변환 블록(158)은 수신된 I 및 Q 신호 성분들에 상응하는 크기(ρ) 성분 및 위상(Φ) 신호 성분들을 생성할 수 있다. 상기 위상 신호 성분은 상기 PLL(156)로 전달될 수 있다. 상기 PLL(156)은 상기 위상 신호 성분을 이용하여, 그리고 상기 기준 주파수 블록(134)으로부터 제공된 LO 신호 내지 반송파 주파수 신호를 이용하여, RF 합성 신호를 생성할 수 있다. 상기 RF 합성 신호에 관한 주파수는 상기 기준 주파수 블록(134)에서 수신된 입력 신호로부터 유도된 상기 반송파 주파수에 기초한 것일 수 있다.
상기 프리엠프(144)는 상기 RF 합성 신호의 진폭을 변화시킬 수 있다. 그렇게 진폭이 변경된 RF 합성 신호는 출력 RF 합성 신호를 포함할 수 있다. 상기 전력 증폭기(152)는 상기 출력 합성 신호의 진폭을, 상기 카르테시안-폴라 변환 블록(158)으로부터 수신한 크기 성분 신호에 기초하여 변경시킨다. 상기 출력 RF 합 성 신호는 소정 주파수 범위에 걸쳐 분포하는 신호 성분들을 포함할 수 있다. 상기 대역 통과 필터(138)는, 상기 대역 통과 필터(138)의 통과 대역 내에 있지 않은 주파수들에 해당하는 신호 성분들의 신호 레벨을 감쇄시킴으로써, 상기 증폭된 출력 RF 합성 신호의 대역을 제한할 수 있다. 상기 송신 안테나(121b)는 이렇게 대역 제한된 신호를 무선 매질(wireless medium)을 통해 송신될 수 있게 할 수 있다.
도 3은 본 발명의 실시예에 따른 피드백 기반 보상을 하는 예시적인 2 디지털 입력 PLL을 설명하기 위한 블록도이다. 도 3을 참조하면, 디지털 보상기(digital compensator)(302), 신호 상쇄 블록(signal offset block)(304), 분수 분주형(fractional N) PLL(306) 및 아날로그 디지털 변환기(ADC)(310)가 나타나 있다. 상기 디지털 보상기(302)는 예를 들어 상기 분수 분주형 PLL(306)과 같은 어떤 PLL에 공급되기에 적합한 보상된 디지털 데이터 신호들을 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 신호 스케일링 블록(signal scaling block)(304)은 출력 디지털 신호(Xn)를, 예를 들어 입력 디지털 신호(Wn)와 입력 N 값에 기초하여 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 입력 N은 상쇄 인자(offset factor)를 나타내는 것으로, 예를 들어 상기 프로세서(125) 내지 상기 디지털 기저대역 프로세서(129)가 제공해 줄 수 있다. 예를 들어, 상기 입력 N은 송신 채널에 관한 주파수에 관련되어 있을 수 있다. 상기 신호 상쇄 블록(304)으로부터 나오는 상기 출력 디지털 신호는 Wn+N의 합산 값을 나타낼 수 있으며, 이는 예를 들어 이진 덧셈 방식을 이용하여 계산될 수 있다.
상기 분수 분주형 PLL(306)은 본질적으로 상기 PLL(156)에 유사하다고 할 수 있다. 상기 분수 분주형 PLL(306)은 전압 제어 발진기(voltage controlled oscillator, VCO)(308), 멀티 모듈러스 분할기(multi-modulus divider, MMD)(309a), 시그마 델타 변조기(ΣΔ)(309b), 위상/주파수 검출기(309c), 차지 펌프(charge pump)(309d) 및 루프 필터(loop filter)(309e)를 포함할 수 있다. 상기 VCO(308)는 커패시터 뱅크(308a)를 포함하며, 이 커패시터 뱅크(308a)는 개별적인 커패시터들이 예를 들어 이진 가중치를 가지도록(binary weighted) 설계되며, 각 개별 커패시터들은 디지털 입력 내지 제어 신호에 의해 온 되거나 오프될 수 있다. 상기 분수 분주형 PLL(306)의 동작은 2006년 10월 24일자로 출원된 미국 특허 출원 번호 제11/552,181호에 상세하게 설명되어 있으며, 상기 출원은 본 출원에 그 전체로서 일체화된다. 상기 분수 분주형 PLL(306)로 전달되는 두 개의 디지털 입력 신호들(Xn 및 Vn)이 있을 수 있고, 상기 분수 분주형 PLL(306)으로부터 출력되는 두 개의 아날로그 출력 신호들(Ot 및 Pt)이 있을 수 있다. 상기 아날로그 출력 신호 Pt는 예를 들어, 상기 MMD(309a) 내지 상기 루프 필터(309e)의 출력일 수 있고, 피드백 신호로서 상기 디지털 보상기(302)로 제공되어 이용될 수 있다.
상기 분수 분주형 PLL(306)에 있어서, 상기 두 개의 디지털 입력 신호들에서 상기 아날로그 출력 신호 Ot로 변환되는 과정의 라플라스 전달 함수(Laplace transfer functions)는 다음과 같이 표현될 수 있다.
Figure 112007082037742-pat00001
Ho1(s)는 디지털 입력 신호 Xn과 아날로그 출력 신호 Ot 사이의 라플라스 전달 함수이고, Ho2(s)는 디지털 입력 신호 Vn와 아날로그 출력 신호 Ot 사이의 라플라스 전달 함수이다. Fref는 상기 위상/주파수 검출기(309c)에 대한 기준 주파수일 수 있다. Kd는 상기 차지 펌프(309d)의 이득이고, Kv는 상기 VCO(308)의 이득일 수 있으며, F(s)는 상기 루프 필터(309e)의 라플라스 전달 함수일 수 있다. N은 상기 기준 클럭 Fref를 상기 아날로그 출력 신호 Ot의 바람직한 출력 주파수로 증감시키기(scaling)에 적합한 대략적인 값이 될 수 있다.
상기 아날로그 출력 신호 Pt가 상기 루프 필터(309e)의 출력 신호라면, 상기 분수 분주형 PLL(306)의 이러한 두 개의 디지털 입력 신호들과 아날로그 출력 신호 Pt 사이의 라플라스 전달 함수들은 다음과 같이 표현될 수 있다.
Figure 112007082037742-pat00002
상기 아날로그 출력 신호 Pt가 만약 MMD(309a)의 출력이라고 하면, 상기 분 수 분주형 PLL(306)의 이러한 두 개의 디지털 입력 신호들과 아날로그 출력 신호 Pt 사이의 라플라스 전달 함수들은 다음과 같이 표현될 수 있다.
Figure 112007082037742-pat00003
동작을 살피면, 디지털 신호, 예를 들어 Un은, 예를 들어, 상기 디지털 기저대역 프로세서(129)로부터 수신될 수 있다. 상기 디지털 신호 Un은 상기 디지털 보상기(302)로 전달될 수 있다. 상기 디지털 보상기(302)는 상기 입력 신호들을 상기 피드백 신호 Yn에 기초하여 적절히 처리하여, 상기 분수 분주형 PLL(306)을 위한 보상된 디지털 데이터 신호들을 생성할 수 있다. 상기 보상된 디지털 데이터 신호들은 예를 들어, Wn 및 Vn이 될 수 있다. 상기 디지털 신호 Wn은 상기 신호 상쇄 블록(304)으로 전달될 수 있으며, 여기서 상기 디지털 신호 Wn은 상기 입력 N에 의해 적절히 신장(scale)된다. 상기 입력 N은 송신에 이용되는 채널을 가리킬 수 있다. 상기 신호 상쇄 블록(304)의 출력, 예를 들어 상기 디지털 신호 Xn은 예를 들어 다음과 같이 표현될 수 있다.
Figure 112007082037742-pat00004
상기 보상된 디지털 데이터 신호들 Xn 및 Vn은 상기 분수 분주형 PLL(306)에 대해 입력이 될 수 있다. 상기 분수 분주형 PLL(306)은 상기 보상된 디지털 데이터 신호들을 적절히 처리하여 아날로그 출력 신호 Ot 및 아날로그 피드백 신호 Pt를 생성할 수 있다. 상기 출력 신호 Ot는 예를 들어, 상기 프리엠프(144)에 의해 증폭되는 PLL(156)의 출력과 유사한 점이 있다. 상기 아날로그 피드백 신호 Pt는 상기 ADC(310)에 전달될 수 있다. 상기 ADC(310)는 상기 아날로그 피드백 신호 Pt에 상응하는 적절한 디지털 피드백 신호 Yn을 생성할 수 있다. 상기 디지털 보상기(302)는 도 4 및 6 내지 8에 관하여 더욱 상세하게 논의된다.
상기 보상된 디지털 데이터 신호 Xn은 상기 시그마-델타 변조기(309b)로 전달될 수 있고, 상기 보상된 디지털 데이터 신호 Vn은 상기 VCO(308)로 전달될 수 있다. 상기 디지털 신호들 Xn 및 Vn은 PLL 파라미터들의 변화, 예를 들어 PLL의 대역폭 변동 및 커패시턴스의 부정합(mismatches) 등에 대해 적절한 보상을 제공할 수 있다.
도 4는 본 발명의 실시예에 따른 예시적인 대역폭 추적 디지털 보상기(bandwidth tracking digital compensator)를 설명하기 위한 블록도이다. 도 4를 참조하면, 디지털 보상기(302)가 나타나 있고, 이는 K 예측기 블록(K estimator block)(410), 1/K 이득 블록(412) 및 차분기 블록(differentiator block)(414)을 포함할 수 있다. 상기 K 예측기 블록(410)은 피드백 신호 Yn과 디지털 입력 신호 Un을 처리하여 튜닝 파라미터(tuning parameter) K에 관한 예측값을 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 파라미터 K는 예를 들어, 상기 분수 분주형 PLL(306)의 대역폭 파라미터를 대표할 수 있다. 다시 말해, 상기 튜닝 파라미터 K는 상기 분수 분주형 PLL(306)의 대역폭 추적에 이용될 수 있다.
예를 들어, 상기 보상된 디지털 데이터 신호 Vn은 Un/K의 도함수(derivative)일 수 있다. 그렇다면, 상기 Un과 PLL 출력 신호 Ot 사이의 라플라스 전달 함수는 예를 들어 다음과 같을 수 있다.
Figure 112007082037742-pat00005
이에 따라, K를 Kv/Fref 값과 같게 설정한다는 것은 전 대역 통과 특성을 가질 수 있는 Ho(s)에 대해 Ho(s) = N*Fref임을 내포할 수 있다. PLL 대역폭이 Kv*Kd의 곱에 종속되며 또한 Kd는 알려진 파라미터이기 때문에, Kv를 추적하는 것은 곧 대역폭 추적(bandwidth tracking)과 동등한 의미일 수 있다. 그 결과, 상기 디지털 신호들 Xn 및 Vn은 PLL의 대역폭 변동에 상관없이 PLL의 저주파 통과 주파수 특성을 보상할 수 있다. K 값의 예측은 설계에 종속적인 관용도(tolerance)를 가지고 수행 될 수 있다. 이는 예를 들어 처리 시간이나 처리 하드웨어 내지 소프트웨어 사이에서 이뤄지는 타협(trade off)으로 인한 것이라고 할 수 있다.
이와 유사하게, Un/K의 도함수로서의 디지털 제어 신호 Vn을 이용하면, Un으로부터 PLL 출력 신호 Ot에 이르는 라플라스 전달 함수는 예를 들어 다음과 같을 수 있다.
Figure 112007082037742-pat00006
이에 따라, K를 Kv/Fref와 같도록 설정하는 것은 Hp(s)=0이라는 것을 의미할 수 있다. 따라서, K는 상기 디지털 피드백 신호 Yn의 크기를 최소화함으로써 예측될 수 있다. 상기 디지털 피드백 신호 Yn의 라플라스 변환은 예를 들어 다음과 같이 근사될 수 있다.
Figure 112007082037742-pat00007
이때, 다음과 같은 관계가 있다.
Figure 112007082037742-pat00008
따라서, 다음과 같을 수 있다.
Figure 112007082037742-pat00009
이때, Ar, K0 및 Br , k0는, 임의 기준 값(arbitrary reference value) K0를 포함하는 Kv를 가지는 디지털화된 Br(s)/Ar(s)의 계수 벡터들일 수 있다. 그럼에 따라, K는 다음의 에러 함수를 최소화함으로써 추적될 수 있다.
Figure 112007082037742-pat00010
.
또한, 다음 수학식이 성립하기 때문에,
Figure 112007082037742-pat00011
상기 에러 함수는 다음 수학식을 통해 최소화될 수 있다.
Figure 112007082037742-pat00012
이에 따라, 수학식 12는 예를 들어 상기 K 예측기 블록(410)과 같은, 최소 평균 제곱(least mean square, LMS) K 예측기에 의해 구현될 수 있다.
상기 1/K 이득 블록(412)은 상기 입력 신호 Un에 대해, 1/K의 이득을 구현할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 이때 상기 1/K의 이득은 K 예측값이 변함에 따라 바뀔 수 있다. 상기 차분기(414)는 상기 입력 신호의 도함수를 근사(approximation)할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 이전의 입력은 현재의 입력에서 감산될 수 있다. 그에 따라, 상기 1/K 이득 블록(412)의 출력에서 발생하는 상대적인 변화가 상기 PLL로 전달될 수 있다.
동작을 살피면, 상기 디지털 보상기(302)로 인가되는 입력, 예를 들어 Un은 상기 K 예측기 블록(410)과 상기 1/K 이득 블록(412)으로 전달될 수 있다. 상기 K 예측기 블록(410)은 피드백 신호 Yn에 기초하여 K의 예측값을 생성할 수 있다. 상기 K의 예측값은 상기 1/K 이득 블록(412)으로 전달되고, 여기서는 상기 K의 예측된 값을 이용하여 상기 입력 Un을 적절히 처리할 수 있다. 상기 1/K 이득 블록(414)의 출력은 상기 1/K 이득 블록(412)의 현재 출력값과 상기 1/K 이득 블록(412)의 이전 출력값 사이의 차이 값을 디지털 제어 신호 Vn으로 생성한다. 상기 디지털 제어 신호 Vn에 해당하는 상기 차이 값은 예를 들어 상기 PLL(306)에 보상 데이터 신호로서 제공될 수 있다. 상기 입력 Un은 또한 상기 디지털 보상기(302)로부터 상기 PLL(306)로 예를 들어 신호 상쇄 블록(304)을 통해 보상 신호로서 제공될 수 있다.
도 5는 본 발명의 실시예와 관련하여 이용될 수 있는 입력 비선형성을 가지 는 PLL을 설명하기 위한 예시적인 블록도이다. 도 5를 참조하면, 비선형 성분(502), 합산기(504) 및 VCO(506)를 포함할 수 있는 PLL(500)이 나타나 있다. 상기 PLL(500)은, 예를 들어 상기 PLL(306)과 유사할 수 있다. 상기 비선형 성분(502)은, 예를 들어, 상기 PLL(500) 내의 커패시턴스 부정합과 같은 부정확성을 포함한다고 볼 수 있다. 이는, 비이상적(non-ideal)인 부품들이나 예를 들어 커패시터 뱅크(308a)와 같은 장치들의 구현 때문에 발생하는 기생 커패시턴스들 때문에 일어날 수 있다. 다시 말해, 상기 커패시터 뱅크(308a) 내에서 동작하는 각 커패시터는 각자 기생 커패시턴스 성분들에 기여할 수 있고, 이는 상기 비선형 성분(502)에 합쳐질 수 있다. 이러한 점은 상기 디지털 제어 신호 Vn이 상기 PLL(500)에 원하는 데로 영향을 끼치지 못하는 결과를 초래할 수 있다.
예를 들어, 상기 디지털 제어 신호 V에 대해 어떤 유한한 표현이 다음과 같은 수학식에 의해 표현된다고 하자.
Figure 112007082037742-pat00013
여기서 I는 V의 워드 길이라고 할 수 있다. 이상적으로는, 이는 상기 VCO(506) 내의 커패시턴스 C가 다음 수학식과 같이 표현되게 하는 결과를 낳을 수 있다.
Figure 112007082037742-pat00014
여기서 C(i)는 기본 커패시턴스(base capacitance) C(0)에 대해 다음 수학식과 같이 표현된다.
Figure 112007082037742-pat00015
그러나, 일반적으로 C(i)는 C(i)에 대해 선형적이지 않을 수 있는 약간의 작은 미지의 부가 커패시턴스 X(i)에 결합되어 있을 수 있다. 그럼에 따라, X(i)는 커패시턴스 구현 결함(deficiency), 공정 변화뿐만 아니라, 온도나 노화 효과등으로 인한 시가변성(time variability)을 모델링하는 데에 이용될 수 있다. 그 결과, 상기 디지털 제어 신호 V는 하나의 등가 커패시턴스로 귀결될 수 있다.
Figure 112007082037742-pat00016
여기서 d( ij )는 i 번째 커패시턴스의 j 번째 부정합을 나타낼 수 있다. 상기 등가 입력 샘플에 대한 이진 표현 형식은 다음 예시적인 표현으로 나타낼 수 있다.
Figure 112007082037742-pat00017
여기서, d(i)는 커패시턴스 X(i)에 관한 부정합 입력으로 해석될 수 있다.
상기 커패시턴스 부정합은, 예를 들어 PLL을 적절히 트리거링(triggering)함으로써, 그리고 생성되는 주파수에 대한 영향을 측정함으로써 측정될 수 있다. 그러나, 충분한 측정 정확도를 위해서는 대개 긴 측정 시간을 필요로 하게 되고, 이는 보통 비실용적이라고 할 수 있다.
도 6은 본 발명의 실시예에 따른 예시적인 대역폭 추적 및 커패시턴스 부정합 디지털 보상기(bandwidth tracking and capacitance mismatch digital compensator)를 설명하기 위한 블록도이다. 도 6을 참조하면, 디지털 보상기(302)가 나타나 있고, 이는 상기 K 예측기 블록(410), 상기 1/K 이득 블록(412), 상기 차분기 블록(414), Q 예측기 블록(610) 및 잡음 제거기 블록(noise eliminator block)(612)을 포함할 수 있다. 상기 K 예측기 블록(410), 상기 1/K 이득 블록 및 상기 차분기 블록(414)은 도 4에 관하여 설명된 바 있는 상응하는 블록들과 각각 유사할 수 있다.
상기 Q 예측기 블록(610)은 예를 들어 상기 PLL(500) 내의 비선형 성분(502)을 상쇄(offset) 할 수 있는 Q의 예측값을 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 Q 예측기 블록(610)은 예를 들 어, 예측기들 q(i), i=1,...,I를 이용하여 커패시턴스 부정합 파라미터들 d(i), i=1,...,I를 예측하는 LMS 알고리즘을 이용하여 구현될 수 있다.
상기 차분기 블록(414)은 예를 들어, 대역폭 보상(bandwidth compensated) 및 미분(differentiated)이 수행된 샘플들 Zn을 생성할 수 있다. 상기 잡음 제거기 블록(612)은, 다음과 같이 예를 들어, 이진 표현 형식을 갖는 입력에 의해 제어되는 상기 예측 커패시턴스 부정합 값만큼 감산시킬 수 있다.
Figure 112007082037742-pat00018
여기서,
Figure 112007082037742-pat00019
이다.
이에 따라, Vn은 커패시턴스 부정합으로 인한 예측 잡음만큼 감소될 수 있고, 따라서 잡음을 상쇄할 수 있다.
상기 LMS 입력의 라플라스 변환은 예를 들어 다음과 같다.
Figure 112007082037742-pat00020
여기서, D(s) 및 Q(s)는 부정합 입력과 그 보상에 관한 변환을 의미한다. 그럼에 따라, 다음과 같은 수학식이 유도된다.
Figure 112007082037742-pat00021
여기서 Ar , k0 및 Br , k0는, 임의의 기준 값 K0를 취하는 Kv를 가지는 디지털화된 Br(s)/Ar(s)의 계수 벡터들일 수 있다. 또한,
Figure 112007082037742-pat00022
이고,
Figure 112007082037742-pat00023
이며, 이때 L은 Bk0의 길이일 수 있다.
상기 에러 함수를 최소화하면 매개변수 예측자들(estimators)을 유도할 수 있다.
Figure 112007082037742-pat00024
이는 다음과 같이 설명되는 알고리즘으로 귀결된다.
Figure 112007082037742-pat00025
여기서, βi는
Figure 112007082037742-pat00026
의 i 번째 요소일 수 있다. 이러한 알고리즘은 예를 들어 상기 Q 예측기 블록(610)으로서 구현될 수 있다.
도 7은 본 발명의 실시예에 따른 매개변수 등화기(parametric equalizer)를 가지는 예시적인 대역폭 추적 디지털 보상기를 설명하기 위한 블록도이다. 도 7을 참조하면, 디지털 보상기(302)가 나타나 있고, 여기에는 상기 K 예측기 블록(410), 상기 1/K 이득 블록(412), 상기 차분기(414), 결합기 블록(combiner blocks)(710, 720), 매개변수 등화기 블록(parametric equalizer block)(712), 적산기(accumulator)(714), K 이득 블록(K gain block)(716), 지연 블록들(718, 724) 및 최대 선택부 블록(most significant part(MSP) block)(722)이 포함될 수 있다.
상기 K 예측기 블록(410), 상기 1/K 이득 블록(412) 및 상기 차분기(414)는 도 4에 관하여 설명된 바와 같을 수 있다. 상기 1/K 이득 블록(412) 및 상기 차분기(414)는 또한 보상기 블록(compensator block)(705)이라고 참조될 수 있다. 상기 결합기 블록들(710, 720)은 두 개의 디지털 신호들을 결합할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 예를 들어, 상기 결합기 블록(710)은 상기 디지털 입력 신호 Un으로부터 상기 K 이득 블록(716)의 출력만큼 뺄 수 있다. 상기 결합기 블록(720)은 예를 들어, 상기 매개변수 등화기(712)의 출력에 상기 지연 블록(718)의 출력을 합할 수 있다.
상기 매개변수 등화기(712)는 디지털 입력 신호를 디지털 필터링함으로써 디지털 출력 신호를 생성할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 매개변수 등화기(712)의 필터링 특성은, 예를 들어 대역폭, 중심 주파수, 내지 통과 대역 이득 등을 제어할 수 있도록 설정될 수 있다. 그러한 필터링 특성은, 상기 분수 분주형 PLL(306) 내의 균일하지 않은 주파수 응답 때문에 PLL 출력 신호 Ot에 발생하는 왜곡들을 보상할 수 있도록 설정될 수 있다. 예를 들어, 상기 매개변수 등화기(712)는 입력 신호의 고 주파수 부분을 강조하여 상기 분수 분주형 PLL(306)의 저 주파 통과 특성을 보상할 수 있다.
이렇게 상기 매개변수 등화기(712)는 주파수 응답에 관해 상기 분수 분주형 PLL(306)에 가해지는 효과를 신호에 대한 최소한의 왜곡을 가지고 상쇄(offset)시킬 수 있다. 상기 분수 분주형 PLL(306)의 동작이 상기 대역폭 매개변수 K에 종속적이기 때문에, 상기 매개변수 등화기(712)는 K의 예측값에 기초하여 동작할 수 있다. 이에 따라, 본 발명의 다양한 실시예들에 있어서, 필터링 특성은 예를 들어 상기 K 예측기 블록(410)에서 제공되는 신호와 같은 디지털 제어 입력 신호에 기초하여 설정될 수 있다.
상기 적산기(714)는 예를 들어 상기 MSP 블록(722)과 같은 구성요소로부터 제공된 디지털 데이터의 적분을 근사(approximating)할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 적분된 데이터는 요구되는 적절한 처리를 위해 상기 K 이득 블록(716)으로 전달될 수 있다. 본 발명의 예시적인 실시예에서는, 적분에 근사시키기 위해 데이터를 적산(accumulatioin)하는 것을 이용할 수 있다. 상기 적산기의 크기는 설계에 종속적이다. 상기 K 이득 블 록(716)은 입력 신호를 처리하여 상기 입력 신호를 K의 이득만큼 증폭하는데, 이때 K는 상기 K 예측기 블록(410)에 의해 제공될 수 있다. 그럼에 따라, 상기 K 이득 블록(716)은 상기 1/K 이득 블록(412)과 정반대의 동작을 수행하는 것처럼 이해될 수 있다. 상기 지연 블록들(718, 724)은 디지털 신호들을 적절한 시간만큼 지연할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 적절한 시간 지연의 양은 설계에 따라 결정되는 요소라 할 수 있다. 상기 지연 블록들(718, 724)은 예를 들어 상기 매개변수 등화기(712) 및 상기 분수 분주형 PLL(306)의 시간 지연(latency)을 보상하는 데에 이용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 보상된 디지털 데이터 신호 Vn의 워드 크기(word size)의 길이는 상당히 클 수 있다. 그런데, Vn의 워드 길이가 증가함에 따라, 상기 커패시터 뱅크(308a)의 크기도 또한 커져야 할 필요가 있을 것이다. 이는, 상기 디지털 제어 신호 Vn이 온 위치로 스위칭될 필요가 있는 특정한 커패시터들을 지시할 수 있기 때문이다. 본 발명의 예시적인 실시예는 또한 Vn의 크기를 감소시킬 수 있고 또한 동시에 비선형 성분(502)의 효과도 동시에 감소시킬 수 있다.
상기 MSP 블록(722)은 상기 MSP 블록(722)에 인가되는 입력 신호 중에서 M 개의 상위 비트들을 추출할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. Vn의 워드 길이를 가변시킬 수 있도록, 워드 길이 신호 M이 예를 들어 상기 프로세서(125)나 상기 디지털 기저대역 프로세서(129)에 의해 상기 MSP 블록(722)으로 지시될 수 있다. 본 발명의 일 실시예에서는 M을 일정한 값으로 고정시킬 수도 있다. 상기 MSP 블록(722)은 이에 따라, 상기 MSP 블록(722)에 수신된 입력 중에서 M 개의 상위 비트들을 출력할 수 있다. M이 작아지면, Vn의 양자화 오차는 커지게 될 것이다. 그러나, 이러한 점은 상기 매개변수 등화기(712)를 이용하여, 보상 디지털 데이터 신호 Wn을 생성하는 데에 이용될 신호들을 처리함으로써 상쇄될 수 있다. 그에 따라, Wn에 대해 작은 동적 범위라는 결과를 가져올 있으며, 또한 Vn의 워드 길이를 줄일 수 있다.
상기 지연 블록들(718, 724)은 상기 매개변수 등화기(712) 및 상기 PLL(306)의 합산 지연을 보상할 수 있다. U(s)와 상기 MSP 블록 출력 M(s)의 함수로 나타낸 출력(s)의 라플라스 변환은 다음 수학식과 같이 표현될 수 있다.
Figure 112007082037742-pat00027
여기서, G(s,K)는 상기 매개변수 등화기(712)의 전달 함수일 수 있다. 만약 K가 Kv/Fref와 동일한 값이 되면, 다음과 같게 표현할 수 있다.
Figure 112007082037742-pat00028
Figure 112007082037742-pat00029
결과적으로, W(s)는 U(s)와 같아지게 되고, 이는 송신기 입력으로서 이용될 수 있는 상기 PLL 출력 Ot가 적절하게 변조되었음을 의미할 수 있다. 이러한 점은 만약 K 예측기 블록(410)이 수렴하는 경우에는 사실이라고 할 수 있다. 본 발명의 일 실시예에서는, 상기 보상기 블록(705)은 수렴 후에는 상기 전달 함수에 영향을 미치지 않는다. 이렇게 하여, 상기 보상기 블록(705)은 상기 매개변수 등화기(712)의 출력의 동적 범위를 최소화시킬 수 있도록 설계될 수 있다.
동작을 살피면, 상기 입력 신호 Un은 상기 디지털 보상기(302)로 전달된다. 상기 입력 신호 Un은 상기 1/K 이득 블록(412), 상기 차분기(414) 및 상기 MSP 블록(722)에 의해 차례로 처리될 수 있다. 그 결과로 상기 MSP 블록(722)에 의해 생성된 M 최상위 비트 출력은 상기 지연 블록(724) 및 상기 적산기(714)로 전달될 수 있다. 상기 적산기(714)는 상기 M 비트들을 저장하고, 저장된 비트들을 상기 K 이득 블록(716)에 전달할 수 있다. 상기 K 이득 블록(716)은 상기 적산기(714)로부터 전달받은 M 비트들을 처리하는데, 여기서 상기 K 이득 블록(716)은 상기 1/K 이득 블록(412)에 대해 정반대의 동작을 수행한다고 볼 수 있다. 상기 K 이득 블록(716)의 출력은 상기 지연 블록(718) 및 상기 결합기 블록(710)에 전달될 수 있다.
상기 결합기 블록(710)은 예를 들어, 상기 입력 신호 Un을 상기 K 이득 블 록(716)의 출력만큼 뺄 수 있다. 상기 결합기(710)의 출력은 상기 매개변수 등화기(712)로 전달될 수 있다. 상기 K 이득 블록(716)의 출력은 상기 지연 블록(718)에 의해 지연되며, 그럼으로써 상기 지연 블록(716)에 의해 제공되는 지연이 상기 매개변수 등화기(712) 및 상기 PLL(306)에 관련된 레이턴시와 근접하게 같아지게 할 수 있다. 상기 매개변수 등화기(712) 및 상기 지연 블록(718)의 출력들은 상기 결합기(720)에 의해 합산될 수 있다. 상기 결합기(720)의 출력을 상기 보상 디지털 데이터 신호 Wn이라고 할 수 있다. 상기 MSP(722)의 출력은 상기 보상 디지털 데이터 신호 Vn과 상기 보상 디지털 데이터 신호 Wn이 거의 동기되도록 상기 지연 블록(724)에 의해 적절하게 지연될 수 있다.
도 8은 본 발명의 실시예에 따른 매개변수 등화기를 가지는 예시적인 대역폭 추적 및 커패시턴스 부정합 디지털 보상기를 설명하기 위한 블록도이다. 도 8을 참조하면, 도 4에 관하여 논의되었던 것과 같이 상기 K 예측기 블록(410), 상기 1/K 이득 블록(412) 및 상기 차분기(414)가 나타나 있다. 도면에는 또한 도 7에 관하여 설명한 바와 같이, 결합기 블록(combiner blocks)(710, 720), 매개변수 등화기 블록(parametric equalizer block)(712), 적산기(accumulator)(714), K 이득 블록(K gain block)(716), 지연 블록들(718, 724) 및 MSP 블록(722)이 나타나 있다.
도면에는 또한, 잡음 제거 블록들(810, 812)과 Q 예측기 블록(814)이 나타나 있다. 상기 잡음 제거 블록들(810, 812)은 상기 분수 분주형 PLL(306) 내의 커패시턴스 부정합에 의한 것으로 추정되는 잡음을 감소시킬 수 있도록 입력 신호를 처리 할 수 있는 적절한 논리 알고리즘, 회로 조직, 명령어 코드 등을 포함할 수 있다. 상기 잡음 제거 블록들(810, 812)은 상기 잡음 제거 블록(612)과 유사할 수 있다. 그렇지만, 상기 잡음 제거 블록(612)이 상기 출력 Vn으로부터 잡음을 제거할 수 있는 것임에 반해, 상기 잡음 제거 블록들(810, 812)은 상기 출력 Wn으로부터 잡음을 제거하도록 동작할 수 있다. 이러한 점은, 도 8에 관하여 상기 출력 Wn이 상기 MSP 블록(722)의 동작 덕분에 감소된 워드 길이를 가질 수 있기 때문이라 할 수 있다. 잡음 제거 동작은, 따라서 상기 K 예측기 블록(410)에서 제공된 K 예측값들과, 상기 Q 예측기 블록(814)에서 제공된 Q 예측값들에 기초할 수 있다. 상기 Q 예측기 블록(814)은 상기 Q 예측기 블록(610)과 유사할 수 있다.
예를 들어, 상기 잡음 제거 블록(810)은 다음과 같은 수학식으로 특징지을 수 있다.
Figure 112007082037742-pat00030
여기서, Rn은 상기 결합기 블록(710)의 출력이라 할 수 있다. 상기 잡음 제거 블록(812)은 다음 수학식으로 특징지을 수 있다.
Figure 112007082037742-pat00031
여기서 Mn은 상기 K 이득 블록(716)의 출력이라 할 수 있다.
상기 Q 예측기 블록(814)은 다음 표현으로 특징 지을 수 있다.
Figure 112007082037742-pat00032
Vn과 관련된 부정합에 대한 보상은 상기 Vn 출력이 아닌, 상기 매개변수 등화기(712) 및 상기 Wn 출력에 인가될 수 있다. 이러한 점은, 상기 K 예측기 블록(410)이 수렴한다고 가정하였을 경우 다음 수학식에 의해 표현될 수 있는 보상 신호 Q(s)의 효과로서 발생하는 상기 PLL 출력 O(s)의 라플라스 변환식의 정확한 적용이라고 볼 수 있다.
Figure 112007082037742-pat00033
이에 따라, 상기 커패시터 뱅크(408a)의 커패시터 소자들의 개수는 작지만, 반면에 상기 커패시터 소자들의 크기는 커질 수 있다. 이는 더 단순하고 더 신뢰성 있는 VLSI 구현을 의미한다고 볼 수 있다.
도 9는 본 발명의 실시예에 따라, 2 입력 PLL을 이용하는 직접 변조 및 극 변조를 위한 예시적인 단계를 설명하기 위한 순서도이다. 도 9를 참조하면, 여러 단계들(900 내지 914)이 나타나 있다. 단계(900)에서는, 상기 K 예측기(410)는 디 지털 피드백 신호 Yn에 기초하여 상기 분수 분주형 PLL(306)의 대역폭 매개변수 K에 대한 예측값들을 생성할 수 있다. 상기 디지털 피드백 신호 Yn은 상기 분수 분주형 PLL(306)에서 제공된 아날로그 피드백 신호 Pt에 상응하여 상기 ADC(310)로부터 출력되는 디지털 신호라고 할 수 있다. 상기 Q 예측기(814)는 상기 디지털 피드백 신호 Yn, 상기 K 예측기(410)에서 제공된 K 예측값 그리고 상기 입력 신호 Un에 기초하여 Q 예측값들을 생성할 수 있다. 상기 Q 예측값들은 예를 들어, 상기 분수 분주형 PLL(306) 내의 커패시턴스 부정합에 의해 발생하는 잡음을 에측하는 데에 이용되는 매개변수들을 포함할 수 있다. 단계(902)에서는, 상기 입력 신호 Un은 상기 1/K 이득 블록(412) 및 상기 차분기 블록(414)에 의해 처리될 수 있다. 상기 처리된 신호는 예를 들어, 상기 커패시터 뱅크(308a)의 커패시턴스를 제어하는 데에 이용될 수 있다. 단계(904)에서는, 상기 차분기 블록(414)의 출력 중에서 M 개의 최상위 비트들이 상기 MSP 블록(722)에 의해 추출될 수 있다. 그에 따라, 디지털 제어 신호의 길이는 감소될 수 있다. 이어지는 단계는 단계(916)일 수 있다.
단계(906)에서는, 상기 M 개의 최상위 비트들(MSB)은 상기 적산기(714) 및 상기 K 이득 블록(716)에 의해 처리될 수 있다. 이는 상기 1/K 이득 블록(412) 및 상기 차분기 블록(414)에 대한 정반대 동작이라고 할 수 있다. 다음 단계들은 단계(908) 및 단계(912)라고 할 수 있다. 단계(908)에서는, 상기 처리된 M 개의 최상위 비트들이 상기 입력 신호 Un에서 차감(subtracted)될 수 있고 따라서, 상기 결합 기 블록(710)의 출력에서 생성되는 신호의 동적 범위(dynamic range)를 감소시킬 수 있다. 단계(910)에서는, 상기 결합기 블록(710)으로부터 출력된 출력 신호는 상기 K 및 Q 예측값들에 기초하여 상기 잡음 제거 블록(810)에 의해 처리될 수 있다. 그럼에 따라, 상기 잡음 제거 블록(810)의 출력은 예를 들어 상기 분수 분주형 PLL(306)으로부터 예상되는 잡음에 대해 보상될 수 있다. 그 결과 생성되는 신호는 이어서 K 예측값들을 기초로 상기 매개변수 등화기(712)에 의해 처리될 수 있다. 상기 매개변수 등화기(712)는 상기 잡음 제거 블록(810)으로부터 출력된 신호의 고 주파수 부분을 강조함으로써, 상기 분수 분주형 PLL(306)의 저 주파수 통과 특성을 보상할 수 있다. 다음 단계는 단계(914)일 수 있다.
단계(912)는 단계(906)에 이어지는 바로 다음 단계일 수 있는데, 여기에서는, 상기 K 이득 블록(716)의 출력이 K 및 Q 예측값들을 기초로 상기 잡음 제거 블록(812)에 의해 처리될 수 있다. 그에 따라, 상기 잡음 제거 블록(812)의 출력은 예를 들어 상기 분수 분주형 PLL(306)에서 발생하는 예상되는 잡음을 보상할 수 있다. 상기 잡음 제거 블록(812)의 출력은 상기 지연 블록(7180에 의해 지연될 수 있으며, 그럼으로써 상기 지연 블록(718)의 출력을 상기 매개변수 등화기(712)의 출력과 동기를 이루도록 할 수 있다. 단계(914)에서는, 상기 매개변수 등화기(712)의 출력 및 상기 지연 블록(718)의 출력은 함께 합산되어 상기 디지털 제어 신호 Wn를 생성한다. 단계(916)에서는, 상기 MSP 블록(722)의 출력이 상기 지연 블록(724)에 의해 지연될 수 있으며, 그럼으로써 그 출력과 상기 결합기 블록(720)의 출력이 동 기를 이룰 수 있도록 한다. 상기 지연 블록(724)의 출력은 상기 디지털 제어 신호 Vn일 수 있다.
본 발명의 몇몇 특정 실시예들이 몇몇 예시적인 목적들을 위해 설명되었을 수 있지만, 본 발명은 그렇게 한정될 필요는 없다. 예를 들어, 상기 LMS 알고리즘은 다른 적응식 알고리즘들(adaptive algorithms), 예를 들어 경사 강하 알고리즘(gradient descent algorithm)으로 대체될 수 있다. 본 발명의 실시예들은 여하한 무선 통신 시스템, 예를 들어 GSM, EDGE, WCDMA, 블루투스, DECT 및 이들의 조합이나 그 밖의 통신 시스템들에 대해 이용될 수 있다.
본 발명의 다양한 실시예들은 다양한 종류의 PLL 설계 구조들을 이용할 수 있는 직접 변조 및 극 변조 장치들에서 실시될 수 있다. 이러한 PLL 설계들은, 예를 들어, 정수 분주형(integer-N) PLL 내지 정수 분주형 주파수 합성기(integer-N synthesizer), 분수 분주형 PLL 내지 분수 분주형 주파수 합성기, 델타 시그마 분수 분주형 PLL 내지 델타 시그마 분수 분주형 주파수 합성기, 또는 하이브리드(hybrid) PLL 내지 하이브리드 주파수 합성기 등을 포함할 수 있다. 본 발명의 다양한 실시예들은 또한 다양한 종류의 2 입력 PLL 설계 방식에 대해 실시될 수 있다.
본 발명의 다양한 실시예들이 특정 기능 블록들에 상응하는 특정 기능들을 가지는 것으로 설명되었을 수 있지만, 본 발명은 그렇게 한정될 필요는 없다. 예를 들어, 여러 기능들을 각기 다른 기능 블록들로 묶을 수 있다. 그러므로, 본 발명의 다른 실시예들에서는, 상기 적산기(714) 및 상기 K 이득 블록(716)이 하나의 기능 블록으로 묶을 수 있고, 상기 잡음 제거 블록(812)과 지연 블록(718)을 하나의 기능 블록으로 묶을 수도 있는 것이며, 또한 상기 잡음 제거 블록(810)과 상기 매개변수 등화기(712)도 하나의 기능 블록으로 묶을 수 있다. 명세서에 설명된 여러 블록들에 대한 기타 통합 방식은 설계 시의 결정에 따라 변할 수 있다.
2 입력 아날로그 PLL을 이용한 직접 변조 및 극 변조를 위한 방법 및 시스템에 대한 여러 측면들은, 입력 신호 Un 및 피드백 신호 Yn으로부터 디지털 신호들 Wn 및 Vn을 생성할 수 있는 디지털 보상기(302)를 포함할 수 있다. 상기 디지털 신호 Wn은 예를 들어, 상기 신호 상쇄 블록(304)을 통해 처리될 수 있으며, 상기 분수 분주형 PLL(306) 내의 시그마 델타 변조기(309b)에 대한 입력이 될 수 있다. 상기 디지털 신호 Vn은 상기 분수 분주형 PLL(306)에 대한 입력이 될 수 있고, 또한 상기 VCO(308) 내의 커패시터 뱅크(308a)를 제어하는 데에 이용될 수 있다. 상기 피드백 신호 Yn은 상기 ADC(310)의 출력일 수 있는데, 상기 피드백 신호 Yn은 상기 분수 분주형 PLL(306)에 의해 생성되는 아날로그 피드백 신호 Pt에 상응하는 신호일 수 있다. 그럼에 따라, 상기 디지털 신호들 Wn 및 Vn은 상기 분수 분주형 PLL(306)을 적응식으로 제어하는 데에 이용될 수 있다.
상기 디지털 보상기(302) 내의 디지털 필터는, 예를 들어 매개변수 등화기(712)일 수 있는데, 상기 매개변수 등화기(712)에 대한 입력의 고 주파수 성분들 을 강조함으로써, 상기 분수 분주형 PLL(306)의 저 주파 통과 특성에 대한 보상을 제공할 수 있다. 상기 디지털 보상기(302)는 또한 적어도 하나의 지연 블록을 포함할 수 있으며, 그럼으로써 상기 디지털 신호들을 생성하면서 생기는 지연을 보상할 수 있다. 이때 상기 지연은 예를 들어 상기 매개변수 등화기(712) 및 상기 분수 분주형 PLL(306) 내의 처리 시간 지연(latency)을 포함할 수 있다. 상기 분수 분주형 PLL(306)으로 인한 시간 지연은 상기 피드백 신호 Pt를 생성하는 것에서 유래한다고 할 수 있다.
상기 디지털 보상기(302)는 또한, 예를 들어 상기 분수 분주형 PLL(306)의 VCO(308) 내의 커패시터 부정합 등으로 인한 잡음에 대한 보상을 가능하게 하는 잡음 감소 블록을 포함할 수 있다. 상기 잡음에 대한 보상은 상기 디지털 신호 Wn이나 상기 디지털 신호 Vn에 대해 적용될 수 있다. 상기 디지털 보상기(302)는 또한 상기 디지털 신호 Vn의 워드 길이를, 예를 들어 최상위의 M개 비트들로 감소시킬 수 있는 상기 MSP 블록(722)을 포함할 수 있다.
각각의 경우에 따라서, 본 발명은 하드웨어나 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 실현될 수 있다. 본 발명은 적어도 하나의 컴퓨터 시스템 안에 중앙 집중된 방식으로 구현될 수도 있고, 서로 다른 요소들이 여러 개의 상호 연결된 컴퓨터 시스템들에 걸쳐 분포되어 있는 분산된 방식으로 구현될 수도 있다. 여기에 설명된 방법들을 수행할 수 있도록 설계된 어떠한 형태의 컴퓨터 시스템 또는 기타 장치도 적합하다. 통상적으로 하드웨어와 소프트웨어의 조합은 컴 퓨터 프로그램이 탑재된 범용 컴퓨터 시스템이 될 수 있으며, 이때 상기 컴퓨터 프로그램은 로딩되어 실행될 경우에 상기 컴퓨터 시스템을 제어하여, 이 컴퓨터 시스템이 여기에서 설명한 방법들을 수행할 수 있게 한다.
본 발명은 또한 컴퓨터 프로그램 제품(computer program product)에 내장될 수 있다. 이때, 상기 컴퓨터 프로그램 제품은 여기서 설명한 방법들의 구현을 가능하게 하는 모든 특징들을 모두 포함하며, 컴퓨터 시스템에 탑재될 경우에는 그러한 방법들을 수행할 수 있다. 본 발명의 문맥에서 컴퓨터 프로그램이란, 어떠한 종류의 언어, 코드 또는 표기법으로 나타낸, 일단의 명령에 관한 어떠한 종류의 표현을 뜻한다. 이때, 상기 일단의 명령들이란, 정보 처리 능력을 가진 시스템이 어떤 특정한 기능을 직접적으로, 또는 다음의 (a) 다른 프로그램 언어, 코드나 표기법으로 컨버젼(conversion)되거나, (b) 상이한 물질적인 형태로 재생산을 각각 거치거나 또는 두 가지 모두를 거친 후에, 수행하도록 의도된 것들을 말한다.
본 발명이 특정한 실시예들에 관하여 설명되었지만, 본 발명의 사상에서 벗어남이 없이, 다양한 변경이 이뤄질 수 있고 또한 균등물들이 치환될 수 있다는 점은 당해 기술 분야에 숙련된 자들에게 이해될 것이다. 추가적으로, 본 발명의 사상에서 벗어남이 없이, 특정한 상황이나 물적 요건을 본 발명의 지침에 맞게 조절할 수 있도록 다양한 개조가 이뤄질 수 있다. 따라서, 본 발명은 개시된 특정한 실시예에 한정되는 것이 아니며, 본 발명은 첨부된 청구 범위의 사상 내에 들어오는 모든 실시예들을 포함한다.
도 1은 본 발명의 실시예에 따른 예시적인 모바일 단말기를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예와 관련하여 이용될 수 있는 예시적인 극 변조 송신기를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예에 따른 피드백 기반 보상을 하는 예시적인 2 디지털 입력 PLL을 설명하기 위한 블록도이다.
도 4는 본 발명의 실시예에 따른 예시적인 대역폭 추적 디지털 보상기(bandwidth tracking digital compensator)를 설명하기 위한 블록도이다.
도 5는 본 발명의 실시예와 관련하여 이용될 수 있는 입력 비선형성을 가지는 PLL을 설명하기 위한 예시적인 블록도이다.
도 6은 본 발명의 실시예에 따른 예시적인 대역폭 추적 및 커패시턴스 부정합 디지털 보상기(bandwidth tracking and capacitance mismatch digital compensator)를 설명하기 위한 블록도이다.
도 7은 본 발명의 실시예에 따른 매개변수 등화기(parametric equalizer)를 가지는 예시적인 대역폭 추적 디지털 보상기를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 매개변수 등화기를 가지는 예시적인 대역폭 추적 및 커패시턴스 부정합 디지털 보상기를 설명하기 위한 블록도이다.
도 9는 본 발명의 실시예에 따라, 2 입력 PLL을 이용하는 직접 변조 및 극 변조를 위한 예시적인 단계를 설명하기 위한 순서도이다.

Claims (10)

  1. 회로 내에서 신호를 처리하는 방법에 있어서,
    신호를 직접 변조(direct modulation)하거나 또는 신호를 극 변조(polar modulation)하는 동안에 2 입력 아날로그 위상 고정 루프(two input analog phase locked loop)를 디지털 방식으로 제어하는 단계를 포함하고,
    상기 디지털 방식으로 제어하는 단계는 디지털 필터를 통해 상기 2 입력 아날로그 위상 고정 루프의 저 주파수 통과 특성을 보상하는 단계를 포함하며, 상기 디지털 필터는 매개변수 등화기(parametric equalizer)인 것을 특징으로 하는 신호 처리 방법.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 디지털 방식으로 제어하는 단계 이후에,
    상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 아날로그 피드백 신호로부터 제1 디지털 신호 및 제2 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  5. 청구항 4에 있어서,
    상기 제1 디지털 신호 및 제2 디지털 신호를 생성하는 단계는,
    상기 제1 디지털 신호 및 제2 디지털 신호를 생성하는 동작에서 발생하는 시간 지연(latency)을 보상하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  6. 청구항 4에 있어서,
    상기 제1 디지털 신호 및 제2 디지털 신호를 생성하는 단계는,
    상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 상기 아날로그 피드백 신호를 생성하는 동작에서 발생하는 시간 지연을 보상하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  7. 회로 내에서 신호를 처리하는 시스템에 있어서,
    신호를 직접 변조(direct modulation)하거나 또는 신호를 극 변조(polar modulation)하는 동안에 2 입력 아날로그 위상 고정 루프(two input analog phase locked loop)를 디지털 방식으로 제어할 수 있는 디지털 보상기를 포함하고,
    상기 디지털 보상기는 상기 2 입력 아날로그 위상 고정 루프의 저 주파수 통과 특성을 보상하는 디지털 필터를 포함하며, 상기 디지털 필터는 매개변수 등화기(parametric equalizer)인 것을 특징으로 하는 신호 처리 시스템.
  8. 삭제
  9. 삭제
  10. 청구항 7에 있어서, 상기 디지털 보상기는, 디지털 방식의 제어를 할 수 있도록, 상기 2 입력 아날로그 위상 고정 루프에 의해 생성되는 아날로그 피드백 신 호로부터 제1 디지털 신호 및 제2 디지털 신호를 생성할 수 있는 것을 특징으로 하는 신호 처리 시스템.
KR1020070116707A 2006-11-17 2007-11-15 2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의방법 및 시스템 KR100920185B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/561,093 2006-11-17
US11/561,093 US7869541B2 (en) 2006-11-17 2006-11-17 Method and system for direct and polar modulation using a two input PLL

Publications (2)

Publication Number Publication Date
KR20080045063A KR20080045063A (ko) 2008-05-22
KR100920185B1 true KR100920185B1 (ko) 2009-10-06

Family

ID=39434212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070116707A KR100920185B1 (ko) 2006-11-17 2007-11-15 2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의방법 및 시스템

Country Status (6)

Country Link
US (1) US7869541B2 (ko)
EP (1) EP1968187B1 (ko)
KR (1) KR100920185B1 (ko)
CN (1) CN101202730B (ko)
HK (1) HK1120687A1 (ko)
TW (1) TWI439043B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008001269A2 (en) * 2006-06-28 2008-01-03 Nxp B.V. Phase-to- frequency conversion for polar transmitters
KR20080027975A (ko) * 2006-09-25 2008-03-31 삼성전자주식회사 투-포인트 모듈레이션 장치 및 방법
US8294516B2 (en) * 2007-06-15 2012-10-23 Broadcom Corporation Power amplifier pre-distortion
US8116408B2 (en) 2007-06-15 2012-02-14 Broadcom Corporation Gain control for reduced interframe spacing (RIFS)
US8170494B2 (en) * 2008-06-12 2012-05-01 Qualcomm Atheros, Inc. Synthesizer and modulator for a wireless transceiver
US8058917B2 (en) * 2009-06-12 2011-11-15 Infineon Technologies Ag Compensation of phase lock loop (PLL) phase distribution caused by power amplifier ramping
JP5710425B2 (ja) * 2011-08-26 2015-04-30 株式会社東芝 集積回路
US8952763B2 (en) * 2012-05-10 2015-02-10 Mediatek Inc. Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning
US9893745B2 (en) * 2015-01-23 2018-02-13 Apple Inc. High efficiency transmitter architectures for a localized single-carrier frequency division multiple access transceiver
US9832011B1 (en) * 2016-06-30 2017-11-28 Intel IP Corporation Performance indicator for phase locked loops

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050041755A1 (en) * 2003-07-08 2005-02-24 Markus Hammes Two-point modulator arrangement and use thereof in a transmission arrangement and in a reception arrangement
JP2005287022A (ja) 2004-03-23 2005-10-13 Infineon Technologies Ag 位相同期ループ、および、周波数制御可能な発振器の位相補正方法
JP2005295536A (ja) 2004-03-12 2005-10-20 Matsushita Electric Ind Co Ltd 周波数変調装置、ポーラ変調送信装置、無線送信装置及び無線通信装置
US20050285688A1 (en) * 2004-03-15 2005-12-29 Matsushita Electric Industrial Co., Ltd. Phase moulation apparatus, polar modulation transmission apparatus, wireless transmission apparatus and wireless communication apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0138220B1 (ko) * 1994-12-30 1998-05-15 김주용 위상동기루프회로의 클럭지연보상 및 듀티제어 장치
US5983077A (en) * 1997-07-31 1999-11-09 Ericsson Inc. Systems and methods for automatic deviation setting and control in radio transmitters
US7430265B2 (en) * 2002-06-27 2008-09-30 Infineon Technologies Ag Circuit arrangement provided with a phase-locked loop and transmitter-receiver with said circuit arrangement
US7346122B1 (en) * 2002-08-21 2008-03-18 Weixun Cao Direct modulation of a power amplifier with adaptive digital predistortion
US7158603B2 (en) * 2002-12-26 2007-01-02 Freescale Semiconductor, Inc. Method and apparatus for compensating deviation variances in a 2-level FSK FM transmitter
US7352249B2 (en) * 2003-10-03 2008-04-01 Analog Devices, Inc. Phase-locked loop bandwidth calibration circuit and method thereof
US7912145B2 (en) * 2003-12-15 2011-03-22 Marvell World Trade Ltd. Filter for a modulator and methods thereof
US7522011B2 (en) * 2005-08-15 2009-04-21 Nokia Corporation High pass modulation of a phase locked loop
US20070286107A1 (en) * 2006-06-12 2007-12-13 Harkirat Singh System and method for wireless communication of uncompressed video having multiple destination aggregation (MDA)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050041755A1 (en) * 2003-07-08 2005-02-24 Markus Hammes Two-point modulator arrangement and use thereof in a transmission arrangement and in a reception arrangement
JP2005295536A (ja) 2004-03-12 2005-10-20 Matsushita Electric Ind Co Ltd 周波数変調装置、ポーラ変調送信装置、無線送信装置及び無線通信装置
US20050285688A1 (en) * 2004-03-15 2005-12-29 Matsushita Electric Industrial Co., Ltd. Phase moulation apparatus, polar modulation transmission apparatus, wireless transmission apparatus and wireless communication apparatus
JP2005287022A (ja) 2004-03-23 2005-10-13 Infineon Technologies Ag 位相同期ループ、および、周波数制御可能な発振器の位相補正方法

Also Published As

Publication number Publication date
US7869541B2 (en) 2011-01-11
EP1968187B1 (en) 2015-09-30
TWI439043B (zh) 2014-05-21
CN101202730A (zh) 2008-06-18
EP1968187A1 (en) 2008-09-10
KR20080045063A (ko) 2008-05-22
US20080116986A1 (en) 2008-05-22
TW200841583A (en) 2008-10-16
CN101202730B (zh) 2012-12-12
HK1120687A1 (en) 2009-04-03

Similar Documents

Publication Publication Date Title
KR100920185B1 (ko) 2 입력 위상 고정 루프를 이용한 직접 변조 및 극 변조의방법 및 시스템
KR101515737B1 (ko) 2 포인트 변조 디지털 위상 고정 루프
CN104836580B (zh) 任意相位轨迹频率合成器
US7548180B2 (en) Method and system for digital to analog conversion for power amplifier driver amplitude modulation
JP5307291B2 (ja) アキュムレータおよび位相デジタル変換器を使用する２ポイント変調のデジタル位相同期ループ
US8295396B2 (en) System and method for power control in a wireless transmitter
US7075384B2 (en) Delta-sigma modulated fractional-N PLL frequency synthesizer and wireless communication apparatus
KR100917132B1 (ko) 직접 및 극 변조에서 디지털 트래킹을 위한 방법 및 시스템
KR101304367B1 (ko) 2-지점 변조 및 적응 지연 정합을 이용하는 디지털 위상-동기 루프
US20100188148A1 (en) Predistortion mechanism for compensation of transistor size mismatch in a digital power amplifier
EP2304874A2 (en) Dithering a digitally-controlled oscillator output in a phase-locked loop
US7706495B2 (en) Two-point frequency modulation apparatus
JP2009171460A (ja) 通信装置、発振器、並びに周波数シンセサイザ
US7417513B2 (en) System and method for signal filtering in a phase-locked loop system
KR20150070222A (ko) 2-지점 변조를 갖는 위상-동기 루프에 대한 Ku 적응
JP4898700B2 (ja) 位相変調装置および無線通信装置
US7545865B2 (en) Apparatus, methods and articles of manufacture for wideband signal processing
EP1550205A2 (en) Apparatus and methods for wideband signal processing
KR20050083741A (ko) 변조된 출력 신호를 적응성 재정렬하는 장치 및 방법
Song et al. RF Circuits

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160912

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170914

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee