TWI439043B

TWI439043B - 在電路中處理信號的方法及系統

Info

Publication number: TWI439043B
Application number: TW096143501A
Authority: TW
Inventors: Franlzeskakis Emmanouil; Sfikas Georgios
Original assignee: Broadcom Corp
Priority date: 2006-11-17
Filing date: 2007-11-16
Publication date: 2014-05-21
Also published as: US20080116986A1; EP1968187A1; CN101202730A; KR20080045063A; TW200841583A; EP1968187B1; HK1120687A1; US7869541B2; KR100920185B1; CN101202730B

Description

在電路中處理信號的方法及系統

本發明涉及無線通信，更具體地說，涉及一種使用兩輸入PLL的直接或極化調製的方法和系統。

移動通信改變了人們的通信方式，而移動電話也已經從奢侈品變成了人們日常生活中不可缺少的一部分。今天，移動設備的使用由社會環境支配，而不受地域和技術的限制。當語音通信滿足了人們交流的基本需求，無線語音和資料通信也進一步滲入了人們的日常生活，移動通信發展進程中下一階段的目標，將是利用無線和/或有線網路傳輸各種集成移動多媒體應用。

第三代(3G)蜂窩網路提供了各種高速接入技術，根據3G技術設計的移動電話可滿足集成多媒體應用的需求，支援採用高級壓縮標準的TV和音頻應用、高解析度的遊戲應用、音樂介面、週邊設備介面等。由於晶片設計師利用壓縮技術和更高帶寬來傳輸更多資訊，處理量的需求也大大增加。3G無線應用支援的比特率在384千比特/秒(KB/s)到2兆比特/秒(MB/s)之間，使得晶片設計師能夠為無線系統提供多媒體能力及高質、低干擾、大覆蓋範圍的性能。

與如今相比，隨著移動多媒體業務的普及，一些因素諸如功耗、網路容量和服務質量(QoS)的成本效率優化等更是蜂窩網路運營商需要關注的重點。當然，可以通過精細的網路規劃和運營、傳輸方法的改進、接收機技術的提高以及晶片集成解決方案來解決這些問題。為此，運營商需要新的技術來增大下行吞吐量，以支援移動多媒體應用，從而為移動多媒體業務的用戶提供更好的QoS性能和更大的傳輸速率。對於當今的移動手機，目前的移動多媒體處理器沒有完全採用片上系統(SoC)集成作為更先進的整體系統解決方案。例如，傳統移動處理器可能採用多個硬體加速器來實現多種多媒體應用，而這樣會使功耗、實施的複雜性、移動處理器的成本以及移動終端的體積大幅度提高。

一些移動通信技術，例如全球移動通信(GSM)、通用無線分組業務(GPRS)和增強資料速率GSM演進(EDGE)技術，可能採用極化調製。極化調製包括將信號從採用同相(I)分量和正交(Q)分量的表示轉換成採用相應的振幅(ρ)分量和相位(φ)分量的表示。在將I和Q信號表示轉換成ρ和φ信號表示時，會帶來量化雜訊。隨後，ρ和φ信號表示中有至少一部分分量將被濾波掉。

目前用於直接調製和/或極化調製發射機的積體電路(IC)設計有很多種，都是基於N分數(fractional-N)鎖相環(PLL)和/或Σ△調製技術。這些IC設計中有許多包括類比和數位的混合信號，對此所採用的半導體製造技術特選CMOS技術，以維持低功耗和低製造成本。然而，在IC製造過程中器件參數值會發生變化、電路工作期間溫度會發生變化，因此，為控制器件的行為，模擬器件值要求是可調或可調諧的(tunable)。在許多PLL設計中，低通濾波特性是一個值得關注的問題。當低通濾波器的截止頻率在直接調製和/或極化調製發射機發射信號所使用的頻率範圍內時，將產生一種特殊問題。結果，調製輸出信號會失真。這樣一來，當該發射信號在接收機端被接收時，與原來所發射的原始輸入信號會有一些差別。

一些現有直接調製和/或極化調製發射機中，PLL電路中的模擬器件值是可以通過類比控制電路來進行調整的。但是，使用類比控制電路來控制類比PLL電路有一個局限性，這就是類比PLL電路中的器件與類比控制電路中的器件之間的失諧(mismatch)。在極化調製發射機中使用這種電路的一個局限是：輸入信號到極化調製發射機所使用的相位信號通道和振幅信號通道之間可能存在時序未對準的情況。

通過將這些系統與本申請後續部分結合附圖介紹的本發明某些方面進行比較，常規和傳統方法的進一步局限性和缺點對本領域的技術人員來說變得很明顯。

本發明要解決的技術問題在於，針對現有技術的上述缺陷，提供一種使用兩輸入PLL的直接和極化調製的方法及系統。

根據本發明的一方面，提供一種在電路中處理信號的方法，包括：在對信號進行直接調製或極化調製的過程中，以數位方式控制兩輸入類比鎖相環。

作為優選，所述方法還包括通過數位濾波器對所述兩輸入類比鎖相環的低通特性進行補償。

作為優選，所述數位濾波器是參數等化器。

作為優選，所述方法還包括基於兩輸入類比鎖相環產生的類比反饋信號生成第一數位信號和第二數位信號。

作為優選，所述方法還包括對因生成所述第一數位信號和第二數位信號而引發的延遲(latency)進行補償。

作為優選，所述方法還包括對因所述兩輸入類比鎖相環產生類比反饋信號而引發的延遲(latency)進行補償。

作為優選，所述方法還包括對因所述兩輸入類比鎖相環中的電容失諧(mismatch)而引發的雜訊進行補償。

作為優選，所述對雜訊的補償是施加在所述生成的第一數位信號上。

作為優選，所述對雜訊的補償是施加在所述生成的第二數位信號上。

作為優選，所述方法還包括縮短所述第二數位信號的字長。

作為優選，所述縮短的字長包括所述第二數位信號的M個最重要比特。

作為優選，所述方法還包括自適應地控制所述兩輸入類比鎖相環。

作為優選，所述信號是寬帶CDMA信號。

作為優選，所述方法還包括在所述兩輸入類比鎖相環使用所述第二數位信號之前，對所述第二數位信號進行處理。

根據本發明的一方面，提供一種在電路中處理信號的系統，所述系統包括數位補償器，使能在對信號進行直接調製或極化調製的過程中，以數位方式控制兩輸入類比鎖相環。

作為優選，所述系統還包括數位濾波器，使能對所述兩輸入類比鎖相環的低通特性進行補償。

作為優選，所述數位濾波器是參數等化器。

作為優選，所述數位補償器使能基於兩輸入類比鎖相環產生的類比反饋信號生成用於進行所述數位方式控制的第一數位信號和第二數位信號。

作為優選，所述系統還包括延遲電路，使能對因生成所述第一數位信號和第二數位信號而引發的延遲(latency)進行補償。

作為優選，所述系統還包括延遲電路，使能對因所述兩輸入類比鎖相環產生類比反饋信號而引發的延遲(latency)進行補償。

作為優選，所述系統還包括雜訊消除模組，使能對因所述兩輸入類比鎖相環中的電容失諧(mismatch)而引發的雜訊進行補償。

作為優選，所述系統還包括縮短所述第二數位信號的字長。

作為優選，所述系統還包括自適應地控制所述兩輸入類比鎖相環。

作為優選，所述信號是寬帶CDMA信號。

作為優選，所述系統還包括在所述兩輸入類比鎖相環使用所述第二數位信號之前，對所述第二數位信號進行處理。

從以下的描述和附圖中，可以得到對本發明的各種優點、各個方面、創新特徵、及其實施例細節的更深入的理解。

120‧‧‧移動終端

121a‧‧‧接收天線

121b‧‧‧發射天線

123a‧‧‧RF接收機

123b‧‧‧RF發射機

125‧‧‧處理器

127‧‧‧記憶體

129‧‧‧數位基帶處理器

132‧‧‧數位基帶處理器

134‧‧‧參考頻率模組

138‧‧‧帶通濾波器

144‧‧‧前置放大器

152‧‧‧功率放大器

156‧‧‧鎖相環(PLL)

158‧‧‧直角座標到極座標轉換模組(Cartesian to Polar conversion)

302‧‧‧數位補償器

304‧‧‧信號偏移(offset)模組

306‧‧‧N分數PLL

308‧‧‧壓控震盪器(VCO)

308a‧‧‧電容組

309a‧‧‧多模組除法器(multi-modules divider,MMD)

309b‧‧‧Σ△調製器

309c‧‧‧相位/頻率檢測器

309d‧‧‧電荷泵

309e‧‧‧環路濾波器

310‧‧‧模數轉換器(ADC)

410‧‧‧參數K估計模組

412‧‧‧1/K增益模組

414‧‧‧微分模組

500‧‧‧PLL

502‧‧‧非線性部分

504‧‧‧加法器

506‧‧‧VCO

610‧‧‧參數Q估計模組

612‧‧‧雜訊消除模組

705‧‧‧補償模組

710、720‧‧‧合併模組

712‧‧‧參數均衡模組

714‧‧‧累加器

716‧‧‧K增益模組

718、724‧‧‧延遲模組

722‧‧‧最重要部分模組(most significant part,MSP)

810、812‧‧‧雜訊消除模組

814‧‧‧參數Q估計模組

圖1是根據本發明實施例的示例性移動終端的示意框圖；圖2是可用于本發明實施例的示例性極化調製發射機的示意框圖；圖3是根據本發明實施例的示例性帶有基於反饋進行補償的兩數位輸入PLL的示意框圖；圖4是根據本發明實施例的示例性帶寬追蹤數位補償器的示意框圖；圖5是可用于本發明實施例的帶有非線性輸入的PLL的示例性框圖；圖6是根據本發明實施例的示例性帶寬追蹤和電容失諧數位補償器的示意框圖；圖7是根據本發明實施例的示例性帶有參數等化器的帶寬追蹤數位補償器的示意框圖；圖8是根據本發明實施例的示例性帶有參數等化器的帶寬追蹤和電容失諧數位補償器的示意框圖；圖9是根據本發明實施例的使用兩輸入PLL進行直接和極化調製的示例性步驟的流程圖。

本發明涉及使用兩輸入PLL的直接和極化調製的方法和系統。本發明的方法包括從輸入資料信號Un和反饋信號Yn生成數位信號Wn和Vn。所生成的數位信號Wn和Vn帶有輸入資料信號Un的資訊內容，同時還對兩輸入類比鎖相環(PLL)的非理想性進行了補償。該數位信號Wn(其頻率進行了適當的縮放)和Vn作為PLL的輸入信號。反饋信號Yn為數位信號，其對應於PLL產生的類比反饋信號Pt。相應地，PLL可自適應地控制以適當地發射輸入資料信號Un。

圖1是根據本發明實施例的示例性移動終端的示意框圖。圖1所示的移動終端120包括RF接收機123a、RF發射機123b、數位基帶處理器129、處理器125和記憶體127。接收天線121a與RF接收機123a通信相連。發射天線121b與RF發射機123b通信相連。

RF接收機123a包括適當的邏輯、電路和/或代碼，用於處理接收RF信號。RF接收機123a能夠接收多個頻段的RF信號。RF接收機123a可以接收蜂窩頻段的信號，例如GSM、GPRS、EDGE和/或CDMA。RF接收機123a所支援的每一頻段都有一個對應的前端電路，例如用以進行低雜訊放大和下變頻轉換。

RF接收機123a將接收到的RF信號下變頻轉換為包含同相(I)分量和正交(Q)分量的基帶頻率信號。在某些情況下，RF接收機123a在將I、Q分量發送到數位基帶處理器129之前，還對基帶信號分量進行模數轉換。

數位基帶處理器129包括適當的邏輯、電路和/或代碼，用於處理基帶頻率信號。有關這一點，數位基帶處理器129可對從RF接收機123a接收到的信號進行處理和/或對將要發送到RF發射機123b的信號進行處理。基於被處理信號中的資訊，數位基帶處理器129還可以向RF接收機123a和RF發射機123b提供控制信號和/或反饋資訊。數位基帶處理器129可以將被處理信號中的資訊和/或資料發送給處理器125和/或記憶體127。此外，數位基帶處理器129可以從處理器125和/或記憶體127接收資訊，對其進行處理並發送給RF發射機123b。

RF發射機123b包括適當的邏輯、電路和/或代碼，用於處理通過無線傳輸介質傳輸的RF信號。RF發射機123b能夠在多個頻段發射RF信號。例如，RF發射機123可以發射蜂窩頻段的信號。RF發射機123b所支援的每一頻段都有一個對應的前端電路，例如用以進行放大和/或上變頻轉換。

RF發射機123b可將包含振幅(magnitude)和相位分量的基帶信號上變頻轉換成RF信號。在一些情況下，RF發射機123b能夠在上變頻轉換前，對從數位基帶處理器129接收的基帶信號分量進行數模轉換。

處理器125包括適當的邏輯、電路和/或代碼，用於對移動終端120進行控制和/或進行資料處理操作。處理器125可用於控制RF接收機123a、RF發射機123b、數位基帶處理器129和/或訊憶體127中的至少一部分。有關這一點，處理器125可以產生至少一個用於控制移動終端120內部操作的信號。處理器125還能夠執行移動終端120所使用的應用程式。

記憶體127包括適當的邏輯、電路和/或代碼，用於存儲移動終端120使用的資料和/或其他資訊。例如，記憶體127可用於存儲經數位基帶處理器129和/或處理器125處理過的資料。記憶體127還可用於存儲資訊，如配置資訊，用於控制移動終端120中的至少一個模組的操作。

圖2是可用于本發明實施例的示例性極化調製發射機的示意框圖。圖2中示出了數位基帶處理器132、參考頻率模組134、功率放大器152、帶通濾波器138、發射天線121b、鎖相環(PLL)156、前置放大器144和直角坐標到極座標轉換模組(Cartesian to polar conversion)158。圖2所示的極化調製發射器可以是移動終端，例如圖1所示的移動終端120的組成部分。

參考頻率模組134包括適當的邏輯、電路和/或代碼，用於生成本振(LO)和/或載波頻率信號。參考頻率模組134可包括晶體振蕩器，用於產生LO信號。

數位基帶處理器132包括適當的邏輯、電路和/或代碼，用於處理基帶頻率信號。數位基帶處理器132可生成包括同相(I)分量和正交(Q)分量的數位基帶信號。數位基帶信號可包括多個採樣，每個採樣包括多個比特，例如12比特。數位基帶信號中的採樣是以例如13MHz的採樣率進行採樣的。基帶數位信號中的每一個採樣可代表多種信號水平(level)例如212或4096個信號水平。

帶通濾波器138包括適當的邏輯、電路和/或代碼，用於對輸入信號進行處理，衰減低於頻率下限fLow和高於頻率上限fHIGH頻率範圍的輸入信號的振幅，從而生成輸出信號。大於或等於fLow和小於或等於fHIGH頻率範圍為通帶。

前置放大器144包括適當的邏輯、電路和/或代碼，用於生成與對應的輸入信號的信號水平相比其信號水平有一固定衰減或可變衰減量的輸出信號。

功率放大器152包括適當的邏輯、電路和/或代碼，用於基於輸入信號來產生輸出信號，具有足夠的電功率，當輸出信號加到電負載上時，該輸出信號的振幅可以保持不變。當輸入信號的振幅變化與輸出信號的振幅變化成比例時，功率放大器152可以線性操作特徵來表徵。功率放大器152的增益是可變的，其基於接收到的增益控制輸入信號而改變。

直角坐標到極座標轉換模組(Cartesian to polar conversion)158包括適當的邏輯、電路和/或代碼，用於生成對應於接收到的輸入信號的振幅和相位分量。直角坐標到極座標轉換模組158可以接收包含I和Q分量的數位基帶信號。直角坐標到極座標轉換模組158可以生成包含振幅(ρ)分量和相位(φ)分量的數位基帶信號。振幅分量代表振幅調製後的信號分量，相位分量代表相位調製後的信號分量。

PLL 156包括適當的邏輯、電路和/或代碼，可利用相位調製後的信號分量來生成合成RF信號。PLL 156可基於輸入相位信號生成合成RF信號。PLL 156可基於輸入相位信號的改變，使所生成的合成RF信號的信號頻率發生改變。PLL 156可執行校準和預失真處理，以均衡對應的頻率範圍的改變。

在工作過程中，數位基帶處理器132提供包含I和Q信號分量的基帶信號。該I和Q信號分量被傳送到直角坐標到極座標轉換模組158中。直角坐標到極座標轉換模組158生成振幅(ρ)和相位(φ)信號分量，其與接收到的I和Q信號分量相對應。相位信號分量被傳送到PLL 156。PLL 156利用相位信號分量和LO信號和/或來自參考頻率模組134的載波頻率信號來生成RF合成信號。RF合成信號的頻率可以基於從接收自參考頻率模組134的輸入信號中得到的載波頻率。

前置放大器144可以改變RF合成信號的振幅。振幅變化後的RF合成信號可包括輸出RF合成信號。基於來自直角坐標到極座標轉換模組158的振幅分量信號，功率放大器152可以改變該輸出RF合成信號的振幅。輸出RF合成信號可包括跨越了一個頻率範圍的信號分量。通過降低帶通濾波器138的通帶外信號分量的水平，帶通濾波器138可對放大後的輸出RF合成信號進行帶寬限制。發射天線121b用於通過無線傳輸介質向外發送經帶通濾波後的信號。

圖3是根據本發明實施例的示例性帶有基於反饋進行補償的兩數位輸入PLL的示意框圖。圖3中示出了數位補償器302、信號偏移(offset)模組304、N分數PLL 306和模數轉換器(ADC)310。數位補償器302包括適當的邏輯、電路和/或代碼，用於生成適於饋送給PLL(例如N分數PLL 306)的補償後數位資料信號。信號縮放模組304包括適當的邏輯、電路和/或代碼，用於基於例如輸入數位信號Wn和輸入N生成輸出數位信號Xn。輸入N代表偏移因數(offset factor)，其可由例如處理器125和/或數位基帶處理器129傳送過來。例如，輸入N可以與傳輸通道的頻率相關。信號偏移模組304的輸出數位信號可代表Vn+N的和值，例如可使用二進位加來計算。

N分數PLL 306與PLL 156基本相似。N分數PLL 306可包括壓控振蕩器(VCO)308、多模組除法器(multi-modules divider,MMD)309a、Σ△調製器309b、相位/頻率檢測器309c、電荷泵309d和環路濾波器309e。VCO 308可包括電容組308a，其中各個電容可以例如二進位加權，並且各個電容可通過數位輸入或控制信號連通或切斷。有關N分數PLL 306的工作原理細節可參見申請日為2006年10月24日、申請號為11/552181的美國專利申請，本文參考並結合其全部內容。有兩個數位輸入信號Xn和Vn發送到N分數PLL 306，有兩個模組輸出信號Ot和Pt從N分數PLL 306輸出。類比輸出信號Pt可以例如是MMD 309a或環路濾波器309e的輸出，且可作為到數位補償器302的反饋信號。

對於N分數PLL 306，從兩個數位輸入信號到類比輸出信號Ot的拉普拉斯變換函數(Laplace transfer function)可表示如下：

其中，H01(s)是從數位輸入信號Xn到類比輸出信號Ot的拉普拉斯變換函數，H02(s)是從數位輸入信號Vn到類比輸出信號Ot的拉普拉斯變換函數。Fref是到相位/頻率檢測器309c的參考時鐘。Kd是電荷眾309d的增益，Kv是VCO 308的增益，F(s)是環路濾波器309e的拉普拉斯變換函數。N是適當的縮放比例值，用於將參考時鐘Fref縮放(scale，按比例提高或降低頻率)為想要的類比輸出信號Ot的輸出頻率。

當類比輸出信號Pt是環路濾波器309e的輸出時，從兩個數位輸入信號到N分數PLL 306的類比輸出信號Pt的拉普拉斯變換函數可表示如下：

當類比輸出信號Pt是MMD 309a的輸出時，從兩個數位輸入信號到N分數PLL 306的類比輸出信號Pt的拉普拉斯變換函數可表示如下：

在操作過程中，例如可從數位基帶處理器129接收數位信號Un。數位信號Un被發送到數位補償器302。數位補償器302基於反饋信號Yn對輸入信號進行適當的處理，為N分數PLL 306生成補償後的數位資料信號。該補償後的數位資料信號可以是例如Wn和Vn。數位信號Wn傳送到信號偏移模組304，在這裏數位信號Wn通過輸入N得到適當的縮放(scale，按比例提高或降低頻率)。輸入N稱為傳輸通道。信號偏移模組304的輸出例如數位信號Xn可由下式表示：Xn=Wn+N. (4)

補償後的數位資料信號Xn和Vn作為N分數PLL 306的輸入。N分數PLL 306對補償後的數位資料信號進行適當處理，生成類比輸出信號Ot和類比反饋信號Pt。輸出信號Ot與PLL 156的輸出相似，可經由前置放大器144放大。類比反饋信號Pt傳送給ADC 310。AOC 310可以生成合適的、與該類比反饋信號Pt相對應的數位反饋信號Yn。有關數位補償器302的詳細討論將在後面結合圖4、6-8進行。

補償後的數位資料信號Xn被傳送給Σ△調製器309b，補償後的數位資料信號Vn被傳送給VCO 308。數位信號Xn和Vn可以為PLL參數的改變(例如PLL中的帶寬改變和電容失諧)提供適當的補償。

圖4是根據本發明實施例的示例性帶寬追蹤數位補償器的示意框圖。圖4示出了數位補償器302，其包括參數K估計模組410、1/K增益模組412和微分模組414。參數K估計模組410包括適當的邏輯、電路和/或代碼，用於對反饋信號Yn和數位輸入信號Un進行處理，生成調諧參數K的估計值。例如，參數K可以代表N分數PLL 306的帶寬參數。因而，調整參數K可用於N分數PLL 306的帶寬追蹤。

例如，補償後的數位資料信號Vn可以是Un/K的導數(derivative)。則從Un到PLL輸出信號Ot的拉普拉斯變換函數可以是：H _O (s )=H _O
1 (s )-(s /k )H _O
2 (s ). (5)

相應地，設K等於Kv/Fref，則Ho(s)=N*Fref此處Ho(S)具有全通特性。由於PLL的帶寬取決於Kv*Kd的乘積，Kd為已知參數，追蹤因數Kv等於帶寬追蹤。結果，無論PLL帶寬如何變化，數位信號Xn和Vn可補償PLL的低通頻率特性。對參數K的估計可能會存在誤差，該誤差取決於設計中的考慮。可以歸因於處理時間和/或處理硬體和/或軟體的開銷(trade-off)。

類似地，當數位控制信號Un是Un/K的導數，則從Un到PLL輸出信號Ot的拉普拉斯變換函數可以是：H _p (s )=H _p
1 (s )+(s /K )．H _p
2 (s ). (6)

相應地，設K等於Kv/Fref，則Hp(s)=0。因此，可通過最小化數位反饋信號Yn的振幅來估計參數K。例如，數位反饋信號Yn的拉普拉斯變換函數可由下式近似表示：其中

相應地

其中Ar,Ko、Br,ko為當Kv包括任意參考值K0時，數位化後Br(s)/Ar(s)的係數向量。相應地，參數K可通過對誤差函數最小化而得出：

由於

該誤差函數可由下式最小化

相應地，等式(12)可由最小均方(Least Mean Square,LMS)K估計器例如K估計模組410進行估算。

1/K增益模組412包括適當的邏輯、電路和/或代碼，用於對輸入信號Un進行1/K增益計算，其中，1/K增益隨參數K估計值的改變而變化。微分模組414包括適當的邏輯、電路和/或代碼，用於對輸入信號近似求導。根據本發明的一實施例，要從當前的輸入信號中減去先前的輸入信號。相應地，1/K增益模組412的輸出相對變化量將傳送到PLL。

在工作過程中，數位補償器302的輸入信號，例如Un傳送到參數K估計模組410和1/K增益模組412。參數K估計模組410基於反饋信號Yn生成一個K估計值。該K估計值被傳送到1/K增益模組412，後者可採用K估計值對輸入信號Un進行適當處理。1/K增益模組412的輸出被傳送到微分(differentiator)模組414。根據1/K增益模組412的當前輸出信號和先前輸出信號，微分模組414生成一個數位控制信號Vn差值。該數位控制信號Vn差值將傳送到例如PLL 306作為補償後的資料信號。輸入信號Un還可從數位補償器302傳送到PLL 306，作為補償後的信號(例如通過信號偏移模組304)。

圖5是可用于本發明實施例的帶有非線性輸入的PLL的示例性框圖。如圖5所示，PLL 500包括非線性部分502、加法器504和VCO 506。例如，PLL 500類似於PLL 306。非線性部分502包含有誤差，例如PLL 500中的電容失諧。這可能是由於器件的非理想特性而引發的寄生電容造成的，例如電容組308a。相應地，在電容組308a中的每一個活躍電容都會對寄生電容作出貢獻，並將該影響增加到非線性部分502中。這將導致數位控制信號Vn對PLL 500的控制作用不理想。

例如，數位控制信號V的有限代表式可通過下式表示：

其中，I為Y的字長。理想情況下，這將在VCO 506中產生電容C，由下式表示：其中，對於一些基本電容C(0)，C ^(i
) =2ⁱ C ⁽⁰⁾ (15)

然而，通常C(i)可能連接在一些與其呈非線性關係的小的未知附加電容X(i)上。相應地，X(i)可用於類比電容實現不充分(deficiency)、過程變化以及由於溫度和老化效應引發的時間變異性。因此，該數位控制信號V可產生等效電容：

其中d(ij)表示第i電容的第j失諧部件。等效輸入採樣的二進位表示可如下式：

其中d(i)可以表示與電容X(i)相關的失諧輸入。

電容失諧可以通過例如下列方式來測量，即通過適當觸發PLL，以及測量對所生成的頻率的影響。但是，通常需要較長的測量時間來達到足夠的測量精度，而這通常是不實際的。

圖6是根據本發明實施例的示例性帶寬追蹤和電容失諧數位補償器的示意框圖。如圖6所示，數位補償器302包括參數K估計模組410、1/K增益模組412、微分模組414、參數Q估計模組610和雜訊消除模組612。參數K估計模組410、1/K增益模組412及微分模組414與參考圖4中所描述的各個對應模組相似。

參數Q估計模組610包括適當的邏輯、電路和/或代碼，用於生成Q的估計值以對例如PLL 500的非線性部分502進行偏移(offset)。參數Q估計模組610可採用例如LMS演算法來實現，利用估計值q(i),i=1,……I來估計電容失諧參數d(i),i=1,……I。

微分模組414可生成經帶寬補償及微分後的採樣Zn。雜訊消除模組612可消減掉估計出的電容失諧，該電容失諧由其輸入的二進位運算式(如下式)控制：

其中

相應地，Vn可通過估計由於電容失諧而引起的雜訊來減少，如此來偏移該雜訊。

LMS的拉普拉斯變換可以是，例如：

其中D(s)和Q(s)表示失諧輸入和其補償的變換。相應地，

其中，Ar,k0和Br,k0為數位化的Br(s)/Ar(s)的係數向量，Kv取任意參考值K0。而且，及Qn=[QnQn-1…Qn-L+1]

其中L為Bk0的長度

對誤差函數進行最小化處理，得出參數估計值：

這可以從以下所描述的演算法得到：

其中，βi為BT2,k0的第i個元素。該演算法可以由例如Q估計模組610來完成。

圖7是根據本發明實施例的示例性帶有參數等化器的帶寬追蹤數位補償器的示意框圖。圖7示出了數位補償器302，其包括參數K估計模組410、1/K增益模組412、微分模組414、合併模組710和720、參數均衡模組712、累加器714、K增益模組716、延遲模組718和724，以及最重要部分模組(most significant pant,MSP)722。

有關參數K估計模組410、1/K增益模組412及微分模組414的描述可參見圖4的說明。1/K增益模組412和微分模組414也可稱為補償模組705。合併模組710和720包括適當的邏輯、電路和/或代碼，用於合併兩個數位信號。例如，合併模組710可以從數位輸入信號Un中減去K增益模組716的輸出。合併模組720可以將參數等化器712與延遲模組718的輸出相加。

參數等化器712包括適當的邏輯、電路和/或代碼，用於通過對數位輸入信號進行數位濾波從而生成數位輸出信號。可以對參數等化器712的濾波特性進行配置，使其能夠控制例如帶寬、中心頻率和/或通帶增益。可以對濾波特性進行配置，使其能夠補償由於N分數PLL 306中頻率回應不均衡所造成的PLL輸出信號Qt失真。例如，參數等化器712可以加強輸入信號的高頻部分以補償N分數PLL 306的低通特性。

相應地，參數等化器712可以通過具有最小信號失真的頻率回應來偏移N分數PLL 306的影響。由於N分數PLL 306的工作性能取決於帶寬參數K，參數等化器712可基於參數K的估計值進行操作。相應地，在本發明的各個實施例中，可以基於數位控制輸入信號(例如來自參數K估計模組410)來配置該濾波特性。

累加器714包括適當的邏輯、電路和/或代碼，用於近似整合(approximating integration)來自MSP模組722的輸出。整合後的資料傳送到K增益模組716，並根據需要進行適當處理。在本發明的一實施例中，可採用資料累加的方式來近似整合。累加器的大小取決於設計時的考慮。K增益模組716可對輸入信號進行處理，使輸入信號得到K值的增益，其中參數K來自參數K估計模組410。相應地，可以認為K增益模組716執行的是與1/K增益模組412相反的操作。延遲模組718和724包括適當的邏輯、電路和/或代碼，用於將數位信號延遲適當的一段時間。該適當的延遲由設計考慮所決定。延遲模組718和724可用於例如補償參數等化器712和N分數PLL 306的延遲。

根據本發明的一實施例，補償後的數位資料信號Vn的字長可以很大。然而，隨著Vn字長的增加，電容組308a的尺寸也需要增大。這是因為數位控制信號Vn可以指明需要接通(swicth on)的那些特定電容。本發明的另一實施例中，還可以減小Vn的尺寸，同時也減小非線性部分502的影響。

MSP模組722包括適當的邏輯、電路和/或代碼，用於從MSP模組122的輸入信號中提取M個最重要的比特。為改變Vn的字長，可通過例如處理器125和/或數位基帶處理器129給MSP模組722一個字長M的指示。本發明的一實施例中，將字長M固定為常數值。MSP模組722則相應地輸出其接收到的輸入信號中的M個最重要比特。當M值變小時，Vn的量化誤差增加。但是，這可以通過使用參數等化器712對用於生成補償數位資料信號Wn的信號進行處理來偏移(offset)。相應地，這將造成Wn發生小的動態改變，同時也會減少Vn的字長。

延遲模組718和724可以補償參數等化器712和PLL 306的合併延遲。輸出W(s)的拉普拉斯變換作為U(s)和MSP輸出M(s)的函數，可由下式表示：W (s )=H _o
1 (s )(G (s ,K )U (s )+M (s )(K -KG (s ,K )))+_s M (s )H _o
2 (s ) (24)

其中，G(s,K)是參數等化器712的變換函數。如果K變得等於Kv/Fref，則：及H _o
1 (s )G (s ,k )=N ．F _ref . (26)

因此，W(s)變得等於U(s)，這意味著PLL的輸出Qt(用作為發射輸入)可以被適當地調製。如果K估計模組410已收斂，這將是正確的。在本發明的一實施例中，收斂之後，補償模組705對變換函數不產生影響。相應地，可對補償模組705進行適當設計，以使參數等化器712輸出的動態範圍最小。

在工作過程中，輸入信號Un被傳送到數位補償器302。輸入信號Un可由1/K增益模組412、微分模組414和MSP模組722處理。由MSP模組722產生的M個最重要比特輸出可傳送到延遲模組724和累加器714。累加器714將這M個比特存儲起來，並將已存儲的比特傳送給K增益模組716。K增益模組716對來自累加器714的M個比特進行處理，其中K增益模組716執行的操作與1/K增益模組412執行的操作相反。K增益模組716的輸出可以傳送到延遲模組718和合併模組710。

合併模組710可以，例如，從輸入信號Un中減去K增益模組716的輸出。合併模組710的輸出傳送到參數等化器712。K增益模組716的輸出可由延遲模組718進行時延，使得延遲模組718提供的延時近似等於參數等化器712和PLL 306的延時。合併模組720將參數等化器712和延遲模組718的輸出相加。合併模組720的輸出即為補償後的數位資料信號Wn。MSP 722的輸出可由延遲模組724進行適當的延時，以使補償後的數位資料信號Vn與補償後的數位資料信號Wn相同步。

圖8是根據本發明實施例的示例性帶有參數等化器的帶寬追蹤和電容失諧數位補償器的示意框圖。有關圖8示出的參數K估計模組410、1/K增益模組412及微分模組414的說明可參見對圖4的討論。圖8中示出的合併模組710和720、參數等化器712、累加器714、K增益模組716、延遲模組718和724及MSP模組722如圖7所描述。

圖8中還示出了雜訊消除模組810和812，以及參數Q估計模組814。雜訊消除模組810和812包括適當的邏輯、電路和/或代碼，用於對輸入信號進行處理，以降低所估計的因N分數PLL 306中電容失諧而產生的雜訊。雜訊肖除模組810和812與雜訊消除模組612相似。然而，雜訊消除模組612是從輸出Vn中移除雜訊，而雜訊消除模組810和812是從輸出Wn中移除雜訊。這是因為圖8中由於在MSP模組722的作用下，輸出Vn的字長縮短。因此可基於來自參數K估計模組410的K估計值和來自參數Q估計模組81的Q估計值來減小雜訊。該參數Q估計模組814與參數Q估計模組610相似。

例如，雜訊消除模組810可由下式表徵：

其中，Rn為合併模組710的輸出。雜訊消除模組812可由下式表徵：

其中，Mn為K增益模組716的輸出。

參數Q估計模組814可由下式表徵：,i =1,...,M

對與Vn相關的失諧的補償可以施加到參數等化器712和Wn輸出，而不是Vn輸出。這可示為由PLL輸出O(s)作為補償信號O(s)的作用而產生)的拉普拉斯變換所產生修正應用，可由下式表示： -kQ (s )G (s ,k )H _o
1 (s )+kQ (s )H _o
1 (s )=-Q (s )H _o
2 (s ) (30)

參數K估計模組410已收斂。相應地，電容組408a中電容元件的數量可以較少，而電容元件的尺寸可以較大。這將意味著超大型積體電路(VLSI)的實現將更簡單並更具穩健性(robust)。

圖9是根據本發明實施例的使用兩輸入PLL進行直接和極化調製的示例性步驟的流程圖，圖中示出了步驟900到914。在步驟900，參數K估計模組410基於數位反饋信號Yn生成N分數PLL 306的帶寬參數K的估計值。數位反饋信號Yn是來自ADC 310的數位信號，是經過對來自N分數PLL 306的類比反饋信號Pt進行模數轉換而得到。參數Q估計模組814基於反饋信號Yn、來自參數K估計模組410的K估計值及輸入信號Un生成Q估計值。Q估計值包括用於估計雜訊的參數，例如因N分數PLL 306中電容失諧而引起的雜訊。在步驟902，1/K增益模組412和微分模組414對輸入信號Un進行處理。處理後的信號可用於控制電容，例如電容組308a。在步驟904，MSP模組722提取出微分模組414輸出中的M個最重要比特。相應地，數位控制信號的長度可以減少。下一步將進行步驟916。

在步驟906，由累加器714和微分模組716對該M個最重要比特進行處理。該處理與1/K增益模組412和微分模組414的操作相反。再下一步為步驟908和912。在步驟908，從輸入信號Un中減去處理後的M個最重要比特，從而減小了合併模組710輸出端所得到信號的動態範圍。在步驟910，雜訊消除模組810基於K和Q估計值對合併模組710的輸出信號進行處理。相應地，雜訊消除模組810的輸出得以補償，例如針對來自N分數PLL 306的預期雜訊。然後，參數等化器712基於K估計值對該結果信號進行處理。參數等化器712可以加強來自雜訊消除模組810的信號中的高頻部分，以補償N分數PLL 306的低通特性。下一步為步驟914。

在步驟912(其是步驟906後的一個步驟)，雜訊消除模組812基於K和Q參數對K增益模組716的輸出進行處理。相應地，雜訊消除模組812的輸出得以補償，例如針對來自N分數PLL 306的預期雜訊。雜訊消除模組812的輸出可由延遲模組718延時，以便使延遲模組718的輸出與參數等化器712的輸出同步。在步驟914，參數等化器712的輸出和延遲模組718的輸出可以合併到一起形成數位控制信號Wn。在步驟916，由延遲模組724對MSP模組722的輸出延時，以使其與合併模組720的輸出同步。延遲模組724的輸出可以是數位控制信號Vn。

以上僅對本發明的一些實施例進行了舉例性描述，本發明不限於這些實施例。例如可用其他適當的演算法來代替LMS演算法，例如梯度下降演算法(gradient descent algorithm)。本發明的這些實施可用於無線通信系統，例如GSM、EDGE、ECDMA、藍牙、DEDT和上述任意的組合和/或其他通信系統。

本發明的這些實施例可以在直接調製和/或極化調製電路中實施，可利用不同的PLL設計。這些PLL設計包括例如，那些利用N整數PLL、或N整數合成器、N分數PLL、N分數合成器、△ΣN分數PLL、或△ΣN分數合成器和/或混合PLL或混合合成器。本發明的各個實施例還可以各種兩輸入PLL設計來實現。

本發明的各個實施例是以對應於一些功能模組的各個功能來描述的，但本發明不受此限制。例如，各個功能可以集成到不同的功能模組中。相應地，在本發明的另一些實施例中，累加器714和K增益模組716可以集成在一個功能模組中，雜訊消除器812和延遲模組718可集成在一個功能模組中，和/或雜訊消除器812和參數等化器712可集成在一個功能模組中。各個部分的其他組合方式可以由設計考慮來決定。

採用兩輸入類比PLL的直接調製和極化調製的方法和系統包括數位補償器302，其可根據輸入信號Un和反饋信號Yn生成數位信號Wn和Vn。數位信號Wn可由例如信號偏移模組304處理，成為N分數PLL 306中的△Σ調製器309b的輸入信號。數位信號Vn可以是N分數PLL 306的輸入，用於控制VCO 308中的電容組308a。反饋信號Yn可以是ADC 310的輸出，且反饋信號Yn對應於N分數PLL 306生成的類比反饋信號Pt。因此，數位信號Wn和Vn可用於自適應地控制N分數PLL 306。

數位補償器302中的數位濾波器，例如參數等化器712，可以通過加強參數等化器712輸入信號的高頻部分，為N分數PLL 306的低通特性提供補償。數位補償器302還可包括至少一個延遲模組，用以補償生成數位信號時產生的延遲，例如其中可包括參數等化器712和N分數PLL 306中的處理延時。N分數PLL 306產生的延時可能是生成反饋信號Pt時帶來的。

數位補償器302還可包括雜訊衰減模組，其可對例如因N分數PLL 306中VCO 308的電容失諧產生的雜訊進行補償。對雜訊的補償可施加在數位信號Wn和/或數位信號Vn上。數位補償器302還可包括MSP模組722，其能夠將數位信號Vn的字長縮短為例如M個最重要比特。

本發明可以通過硬體、軟體，或者軟、硬體結合來實現。本發明可以在至少一個電腦系統中以集中方式實現，或者由分佈在幾個互連的電腦系統中的不同部分以分散方式實現。任何可以實現所述方法的電腦系統或其他設備都是可適用的。常用軟硬體的結合可以是安裝有電腦程式的通用電腦系統，通過安裝和執行所述程式控制電腦系統，使其按所述方法運行。在電腦系統中，利用處理器和存儲單元來實現所述方法。

本發明還可以通過電腦程式產品進行實施，所述套裝程式含能夠實現本發明方法的全部特徵，當其安裝到電腦系統中時，通過運行，可以實現本發明的方法。本申請文件中的電腦程式所指的是：可以採用任何程式語言、代碼或符號編寫的一組指令的任何運算式，該指令組使系統具有資訊處理能力，以直接實現特定功能，或在進行下述一個或兩個步驟之後，a)轉換成其他語言、編碼或符號；b)以不同的格式再現，實現特定功能。

本發明是通過幾個具體實施例進行說明的，本領域技術人員應當明白，在不脫離本發明範圍的情況下，還可以對本發明進行各種變換及等同替代。另外，針對特定情形或具體情況，可以對本發明做各種修改，而不脫離本發明的範圍。因此，本發明不局限於所公開的具體實施例，而應當包括落入本發明權利要求範圍內的全部實施方式。