JPH11317668A - 振幅変換装置及びデータ加算装置 - Google Patents
振幅変換装置及びデータ加算装置Info
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- JPH11317668A JPH11317668A JP17026198A JP17026198A JPH11317668A JP H11317668 A JPH11317668 A JP H11317668A JP 17026198 A JP17026198 A JP 17026198A JP 17026198 A JP17026198 A JP 17026198A JP H11317668 A JPH11317668 A JP H11317668A
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Abstract
(57)【要約】
【課題】 回路規模の縮小及び消費電力の削減を図っ
た、高品質な振幅変換を行う。 【解決手段】 乗算器１０は、１ビットデータと、振幅
値と、を乗算して乗算データＤｍを生成する。加算器２
１は、乗算データＤｍと、負帰還データＤｆと、を加算
して加算データＤａを生成する。積分器２２は、加算デ
ータＤａを積分して積分データＤｉを生成する。コンパ
レータ２３は、積分データＤｉを２値化して１ビットデ
ータＤｑを生成する。負帰還制御器２４は、１ビットデ
ータＤｑを反転制御して負帰還データＤｆを生成する。
た、高品質な振幅変換を行う。 【解決手段】 乗算器１０は、１ビットデータと、振幅
値と、を乗算して乗算データＤｍを生成する。加算器２
１は、乗算データＤｍと、負帰還データＤｆと、を加算
して加算データＤａを生成する。積分器２２は、加算デ
ータＤａを積分して積分データＤｉを生成する。コンパ
レータ２３は、積分データＤｉを２値化して１ビットデ
ータＤｑを生成する。負帰還制御器２４は、１ビットデ
ータＤｑを反転制御して負帰還データＤｆを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は振幅変換装置及びデ
ータ加算装置に関し、特に小規模な回路構成で高品質化
を図った振幅変換を行う振幅変換装置及び複数のΔΣ変
換されたデータの加算を行うデータ加算装置に関する。
ータ加算装置に関し、特に小規模な回路構成で高品質化
を図った振幅変換を行う振幅変換装置及び複数のΔΣ変
換されたデータの加算を行うデータ加算装置に関する。
【０００２】
【従来の技術】近年、ΔΣ変換を利用した符号・復号化
回路が注目されており、主にＡＤコンバータやＤＡコン
バータのような電源回路に利用されている。
回路が注目されており、主にＡＤコンバータやＤＡコン
バータのような電源回路に利用されている。
【０００３】例えば、ΔΣ変換を利用したＡＤコンバー
タの特徴としては、高精度なアナログ回路を必要としな
いため、アナログ回路のトリミングや調整が不要なこと
があげられる。
タの特徴としては、高精度なアナログ回路を必要としな
いため、アナログ回路のトリミングや調整が不要なこと
があげられる。
【０００４】このため、経年変化や温度安定度にすぐれ
ており、計測やオーディオ等の分野で広く利用されてい
る。図６はΔΣ変換を利用した基本的なＡＤコンバータ
のブロック構成を示す図である。ΔΣ型ＡＤコンバータ
１００は、加算器１１１、積分器１１２、１ビットのＡ
Ｄコンバータ１１３、１ビットのＤＡコンバータ１１４
からなるΔΣ変換器１１０と、ローパスフィルタ１２０
と、から構成される。
ており、計測やオーディオ等の分野で広く利用されてい
る。図６はΔΣ変換を利用した基本的なＡＤコンバータ
のブロック構成を示す図である。ΔΣ型ＡＤコンバータ
１００は、加算器１１１、積分器１１２、１ビットのＡ
Ｄコンバータ１１３、１ビットのＤＡコンバータ１１４
からなるΔΣ変換器１１０と、ローパスフィルタ１２０
と、から構成される。
【０００５】まず、アナログ信号が加算器１１１を介し
て積分器１１２に入力される。ＡＤコンバータ１１３は
積分器１１２の出力をＡＤ変換し、ディジタル出力とす
る。このディジタル出力データは入力に戻される。ま
た、ディジタル出力データは、ローパスフィルタ１２０
でフィルタリングされて出力される。
て積分器１１２に入力される。ＡＤコンバータ１１３は
積分器１１２の出力をＡＤ変換し、ディジタル出力とす
る。このディジタル出力データは入力に戻される。ま
た、ディジタル出力データは、ローパスフィルタ１２０
でフィルタリングされて出力される。
【０００６】ＤＡコンバータ１１４は、ディジタル出力
データをＤＡ変換して、アナログ出力とする。加算器１
１１は、このアナログ出力データを入力のアナログ信号
に加算する。
データをＤＡ変換して、アナログ出力とする。加算器１
１１は、このアナログ出力データを入力のアナログ信号
に加算する。
【０００７】このように、ΔΣ型ＡＤコンバータ１００
は、出力をフィードバックして入力との誤差を最小にす
るように働く。図７はΔΣ変換を利用した基本的なＤＡ
コンバータのブロック構成を示す図である。ΔΣ型ＤＡ
コンバータ２００は、オーバサンプリング部２３０と、
ΔΣ変換器２１０と、ローパスフィルタ２２０と、から
構成される。
は、出力をフィードバックして入力との誤差を最小にす
るように働く。図７はΔΣ変換を利用した基本的なＤＡ
コンバータのブロック構成を示す図である。ΔΣ型ＤＡ
コンバータ２００は、オーバサンプリング部２３０と、
ΔΣ変換器２１０と、ローパスフィルタ２２０と、から
構成される。
【０００８】まず、１６ビットのディジタル信号がオー
バサンプリング部２３０に入力する。オーバサンプリン
グ部２３０は内部のディジタルフィルタによってオーバ
サンプリングを行う。
バサンプリング部２３０に入力する。オーバサンプリン
グ部２３０は内部のディジタルフィルタによってオーバ
サンプリングを行う。
【０００９】そして、オーバサンプリングされた１６ビ
ットのディジタル信号は、ΔΣ変換器２１０でノイズシ
ェーピングされて、ローパスフィルタ２２０通過後、１
ビットのデータを出力する。
ットのディジタル信号は、ΔΣ変換器２１０でノイズシ
ェーピングされて、ローパスフィルタ２２０通過後、１
ビットのデータを出力する。
【００１０】一方、このような従来のΔΣ型ＤＡコンバ
ータに対し、１ビットのデータにアナログ波形相当のボ
リューム操作（振幅変換操作）を行いたい場合、ΔΣ変
換を行う前、あるいは多数ビットデータへの変換を行っ
た後に、乗算器を置くなどして、アナログ値振幅の操作
を行っていた。
ータに対し、１ビットのデータにアナログ波形相当のボ
リューム操作（振幅変換操作）を行いたい場合、ΔΣ変
換を行う前、あるいは多数ビットデータへの変換を行っ
た後に、乗算器を置くなどして、アナログ値振幅の操作
を行っていた。
【００１１】また、同一信号から２系統以上の異なる出
力が必要な場合、２系統以上のΔΣ変換器を使用する
か、あるいはΔΣ変換を行った後、分岐させてアナログ
のボリューム調整器（可変抵抗器による分割など）を用
いて供給していた。
力が必要な場合、２系統以上のΔΣ変換器を使用する
か、あるいはΔΣ変換を行った後、分岐させてアナログ
のボリューム調整器（可変抵抗器による分割など）を用
いて供給していた。
【００１２】
【発明が解決しようとする課題】しかし、上記のような
振幅変換では、多数ビットデータへ変換するための変換
器及び乗算器の両方をあらたに付加しなければならず、
回路規模が増大するといった問題があった。
振幅変換では、多数ビットデータへ変換するための変換
器及び乗算器の両方をあらたに付加しなければならず、
回路規模が増大するといった問題があった。
【００１３】また、２系統以上のΔΣ変換器を使用し
て、同一信号から２系統以上の異なる出力を得ようとす
ると信号の品質は保たれるが、回路規模が増大し、消費
電力も大きくなるといった問題があった。
て、同一信号から２系統以上の異なる出力を得ようとす
ると信号の品質は保たれるが、回路規模が増大し、消費
電力も大きくなるといった問題があった。
【００１４】さらに、アナログのボリューム調整器を用
いた場合、ボリュームの品質によって音声データなどの
品位は落ちることがあり、経年変化による特性の変化な
どにより、要求される特性が得られないといった問題が
あった。
いた場合、ボリュームの品質によって音声データなどの
品位は落ちることがあり、経年変化による特性の変化な
どにより、要求される特性が得られないといった問題が
あった。
【００１５】本発明はこのような点に鑑みてなされたも
のであり、回路規模の縮小、消費電力の削減を図った、
高品質な振幅変換装置を提供することを目的とする。ま
た、本発明の他の目的は、回路規模の縮小、消費電力の
削減を図った、高品質なデータ加算装置を提供すること
である。
のであり、回路規模の縮小、消費電力の削減を図った、
高品質な振幅変換装置を提供することを目的とする。ま
た、本発明の他の目的は、回路規模の縮小、消費電力の
削減を図った、高品質なデータ加算装置を提供すること
である。
【００１６】
【課題を解決するための手段】本発明では上記課題を解
決するために、小規模な回路構成で振幅変換を行う振幅
変換装置において、１ビットデータと、振幅値と、を乗
算して乗算データを生成する乗算器と、前記乗算データ
と、負帰還データと、を加算して加算データを生成する
加算器と、前記加算データを積分して積分データを生成
する積分器と、前記積分データを２値化して１ビットデ
ータを生成するコンパレータと、前記１ビットデータを
反転制御して前記負帰還データを生成する負帰還制御器
と、から構成され、振幅変換された前記量子化データを
出力するΔΣ変換器と、を有することを特徴とする振幅
変換装置が提供される。
決するために、小規模な回路構成で振幅変換を行う振幅
変換装置において、１ビットデータと、振幅値と、を乗
算して乗算データを生成する乗算器と、前記乗算データ
と、負帰還データと、を加算して加算データを生成する
加算器と、前記加算データを積分して積分データを生成
する積分器と、前記積分データを２値化して１ビットデ
ータを生成するコンパレータと、前記１ビットデータを
反転制御して前記負帰還データを生成する負帰還制御器
と、から構成され、振幅変換された前記量子化データを
出力するΔΣ変換器と、を有することを特徴とする振幅
変換装置が提供される。
【００１７】ここで、乗算器は、１ビットデータと、振
幅値と、を乗算して乗算データを生成する。加算器は、
乗算データと、負帰還データと、を加算して加算データ
を生成する。積分器は、加算データを積分して積分デー
タを生成する。コンパレータは、積分データを２値化し
て１ビットデータを生成する。負帰還制御器は、１ビッ
トデータを反転制御して負帰還データを生成する。
幅値と、を乗算して乗算データを生成する。加算器は、
乗算データと、負帰還データと、を加算して加算データ
を生成する。積分器は、加算データを積分して積分デー
タを生成する。コンパレータは、積分データを２値化し
て１ビットデータを生成する。負帰還制御器は、１ビッ
トデータを反転制御して負帰還データを生成する。
【００１８】また、複数のΔΣ変換されたデータの加算
を行うデータ加算装置において、１ビットデータと、振
幅値と、を乗算して乗算データを生成する複数の乗算器
と、複数の前記乗算データと、負帰還データと、を加算
して加算データを生成する加算器と、前記加算データを
積分して積分データを生成する積分器と、前記積分デー
タを２値化して１ビットデータを生成するコンパレータ
と、前記１ビットデータを反転制御して前記負帰還デー
タを生成する負帰還制御器と、から構成され、振幅変換
されて複数の前記１ビットデータが加算された前記量子
化データを出力するΔΣ変換器と、を有することを特徴
とするデータ加算装置が提供される。
を行うデータ加算装置において、１ビットデータと、振
幅値と、を乗算して乗算データを生成する複数の乗算器
と、複数の前記乗算データと、負帰還データと、を加算
して加算データを生成する加算器と、前記加算データを
積分して積分データを生成する積分器と、前記積分デー
タを２値化して１ビットデータを生成するコンパレータ
と、前記１ビットデータを反転制御して前記負帰還デー
タを生成する負帰還制御器と、から構成され、振幅変換
されて複数の前記１ビットデータが加算された前記量子
化データを出力するΔΣ変換器と、を有することを特徴
とするデータ加算装置が提供される。
【００１９】ここで、複数の乗算器は、１ビットデータ
と、振幅値と、を乗算して乗算データを生成する。加算
器は、複数の乗算データと、負帰還データと、を加算し
て加算データを生成する。積分器は、加算データを積分
して積分データを生成する。コンパレータは、積分デー
タを２値化して１ビットデータを生成する。負帰還制御
器は、１ビットデータを反転制御して負帰還データを生
成する。
と、振幅値と、を乗算して乗算データを生成する。加算
器は、複数の乗算データと、負帰還データと、を加算し
て加算データを生成する。積分器は、加算データを積分
して積分データを生成する。コンパレータは、積分デー
タを２値化して１ビットデータを生成する。負帰還制御
器は、１ビットデータを反転制御して負帰還データを生
成する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の振幅変換装置の原
理図である。振幅変換装置１は、乗算器１０とΔΣ変換
器２０とから構成される。
を参照して説明する。図１は本発明の振幅変換装置の原
理図である。振幅変換装置１は、乗算器１０とΔΣ変換
器２０とから構成される。
【００２１】乗算器１０は、１ビットデータと、振幅値
（以降、ボリュームレベルと呼ぶ）と、を乗算して乗算
データＤｍを生成する。乗算器１０では、ディジタル的
に２値のデータにボリュームレベルの値を乗算するの
で、あるボリュームレベルの時の乗算後の値も２値とな
り、この乗算器１０は排他的論理和回路等で構成でき
る。
（以降、ボリュームレベルと呼ぶ）と、を乗算して乗算
データＤｍを生成する。乗算器１０では、ディジタル的
に２値のデータにボリュームレベルの値を乗算するの
で、あるボリュームレベルの時の乗算後の値も２値とな
り、この乗算器１０は排他的論理和回路等で構成でき
る。
【００２２】加算器２１は、乗算データＤｍと、負帰還
データＤｆと、を加算して加算データＤａを生成する。
積分器２２は、加算データＤａを積分して積分データＤ
ｉを生成する。通常、１ビットのディジタル出力はロー
パスフィルタを通して出力信号となるが、本発明ではロ
ーパスフィルタを通さずにΔΣ変換器２０の積分器２２
を共用している。このため回路規模の縮小が可能にな
る。
データＤｆと、を加算して加算データＤａを生成する。
積分器２２は、加算データＤａを積分して積分データＤ
ｉを生成する。通常、１ビットのディジタル出力はロー
パスフィルタを通して出力信号となるが、本発明ではロ
ーパスフィルタを通さずにΔΣ変換器２０の積分器２２
を共用している。このため回路規模の縮小が可能にな
る。
【００２３】コンパレータ２３は、積分データＤｉを２
値化して１ビットデータＤｑを生成する。コンパレータ
２３は、あらかじめ設定された参照レベルと、積分デー
タＤｉと、の比較を行う。
値化して１ビットデータＤｑを生成する。コンパレータ
２３は、あらかじめ設定された参照レベルと、積分デー
タＤｉと、の比較を行う。
【００２４】負帰還制御器２４は、１ビットデータＤｑ
を反転制御して負帰還データＤｆを生成する。この負帰
還制御器２４でネガティブ・フィードバックをかけるこ
とで入力と出力の誤差を最小にしていく。
を反転制御して負帰還データＤｆを生成する。この負帰
還制御器２４でネガティブ・フィードバックをかけるこ
とで入力と出力の誤差を最小にしていく。
【００２５】以上説明したように、本発明の振幅変換装
置１は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器２０を通して振幅変換を行う構成とした。し
たがって、出力をフィードバックして入力との誤差を最
小にするように働きながら、振幅変換を効率的に行うこ
とができるので、１ビット入力で１ビット出力のボリュ
ーム調整を容易に行うことが可能になる。
置１は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器２０を通して振幅変換を行う構成とした。し
たがって、出力をフィードバックして入力との誤差を最
小にするように働きながら、振幅変換を効率的に行うこ
とができるので、１ビット入力で１ビット出力のボリュ
ーム調整を容易に行うことが可能になる。
【００２６】次に本発明の振幅変換装置１の具体的構成
について説明する。図２は振幅変換装置１の構成を示す
図である。乗算器１０であるＥｘＮＯＲゲート１０ａ〜
１０ｊの一方の端子に１ビットデータが入力する。ま
た、ＥｘＮＯＲゲート１０ｊの他方の端子には固定値
１、ＥｘＮＯＲゲート１０ｇ〜１０ｉの他方の端子には
固定値０が入力する。ＥｘＮＯＲゲート１０ａ〜１０ｆ
の他方の端子にはボリュームレベルが入力する。
について説明する。図２は振幅変換装置１の構成を示す
図である。乗算器１０であるＥｘＮＯＲゲート１０ａ〜
１０ｊの一方の端子に１ビットデータが入力する。ま
た、ＥｘＮＯＲゲート１０ｊの他方の端子には固定値
１、ＥｘＮＯＲゲート１０ｇ〜１０ｉの他方の端子には
固定値０が入力する。ＥｘＮＯＲゲート１０ａ〜１０ｆ
の他方の端子にはボリュームレベルが入力する。
【００２７】ＥｘＮＯＲゲート１０ａ〜１０ｊの出力Ｄ
０〜Ｄ９は、加算器２１ａのＡ１端子に入力する。加算
器２１ａの１０ビット出力は、Ｄ型フリップフロップ２
３ａのＤ端子に入力する。そして、Ｑ端子からの出力Ｄ
０〜Ｄ３が加算器２１ａのａ４端子へ入力し、Ｑ端子か
らの出力Ｄ４〜Ｄ９が負帰還制御器２４であるインバー
タ２４ａ〜２４ｆに入力する。
０〜Ｄ９は、加算器２１ａのＡ１端子に入力する。加算
器２１ａの１０ビット出力は、Ｄ型フリップフロップ２
３ａのＤ端子に入力する。そして、Ｑ端子からの出力Ｄ
０〜Ｄ３が加算器２１ａのａ４端子へ入力し、Ｑ端子か
らの出力Ｄ４〜Ｄ９が負帰還制御器２４であるインバー
タ２４ａ〜２４ｆに入力する。
【００２８】インバータ２４ａ〜２４ｆの出力はＤ０〜
Ｄ５となり、またＤ６〜Ｄ９までが固定値１となって、
加算器２１ａのａ３端子に入力する。さらに、インバー
タ２４ｆの出力がＤ０〜Ｄ５となり、インバータ２４ｆ
の入力信号がＤ６〜Ｄ９となって、これらＤ０〜Ｄ９が
加算器２１ａのＡ２端子に入力する。そして、Ｄ型フリ
ップフロップ２３ａのＱ端子出力のＤ９が１ビットデー
タ出力となる。
Ｄ５となり、またＤ６〜Ｄ９までが固定値１となって、
加算器２１ａのａ３端子に入力する。さらに、インバー
タ２４ｆの出力がＤ０〜Ｄ５となり、インバータ２４ｆ
の入力信号がＤ６〜Ｄ９となって、これらＤ０〜Ｄ９が
加算器２１ａのＡ２端子に入力する。そして、Ｄ型フリ
ップフロップ２３ａのＱ端子出力のＤ９が１ビットデー
タ出力となる。
【００２９】次に振幅変換した正弦波のオーバサンプリ
ング時の波形と、そのＳ／Ｎについてのシミュレーショ
ン結果について説明する。図３は振幅変換した正弦波の
オーバサンプリング時の波形を示す図である。縦軸は信
号レベル、横軸が時間である。
ング時の波形と、そのＳ／Ｎについてのシミュレーショ
ン結果について説明する。図３は振幅変換した正弦波の
オーバサンプリング時の波形を示す図である。縦軸は信
号レベル、横軸が時間である。
【００３０】図では、波形Ｓ１が振幅１倍、波形Ｓ２が
振幅１／２倍、波形Ｓ３が振幅１／４倍の１／４ｆｓ
（ｆｓ：サンプリング周波数）の１９８・ｆｓオーバサ
ンプリング時の波形を示している。なお、出力には１次
ローパスフィルタを用いている。
振幅１／２倍、波形Ｓ３が振幅１／４倍の１／４ｆｓ
（ｆｓ：サンプリング周波数）の１９８・ｆｓオーバサ
ンプリング時の波形を示している。なお、出力には１次
ローパスフィルタを用いている。
【００３１】図４はＳ／Ｎを示す図である。縦軸はＳ／
Ｎ、横軸がｆｓである。図に示すように図３の示した波
形Ｓ１〜Ｓ３のＳ／Ｎはほぼ一致しており、本発明を利
用した振幅変化後の波形に対してＳ／Ｎが変動しないこ
とがわかる。
Ｎ、横軸がｆｓである。図に示すように図３の示した波
形Ｓ１〜Ｓ３のＳ／Ｎはほぼ一致しており、本発明を利
用した振幅変化後の波形に対してＳ／Ｎが変動しないこ
とがわかる。
【００３２】次に振幅変換装置１の応用例としてデータ
加算装置について説明する。図５はデータ加算装置の原
理を示す図である。データ加算装置１ａは、乗算器１１
ａ〜１１ｎと、ΔΣ変換器２０ａと、から構成され複数
のΔΣ変換されたデータの加算を行う。
加算装置について説明する。図５はデータ加算装置の原
理を示す図である。データ加算装置１ａは、乗算器１１
ａ〜１１ｎと、ΔΣ変換器２０ａと、から構成され複数
のΔΣ変換されたデータの加算を行う。
【００３３】複数の乗算器１１ａ〜１１ｎは、１ビット
データと、ボリュームレベルと、を乗算して乗算データ
Ｄｍａ〜Ｄｍｎを生成する。加算器２１ｂは、複数の乗
算データＤｍａ〜Ｄｍｎと、負帰還データＤｆと、を加
算して加算データＤａを生成する。
データと、ボリュームレベルと、を乗算して乗算データ
Ｄｍａ〜Ｄｍｎを生成する。加算器２１ｂは、複数の乗
算データＤｍａ〜Ｄｍｎと、負帰還データＤｆと、を加
算して加算データＤａを生成する。
【００３４】積分器２２は、加算データＤａを積分して
積分データＤｉを生成する。コンパレータ２３は、積分
データＤｉを２値化して１ビットデータＤｑを生成す
る。負帰還制御器２４は、１ビットデータＤｑを反転制
御して負帰還データＤｆを生成する。
積分データＤｉを生成する。コンパレータ２３は、積分
データＤｉを２値化して１ビットデータＤｑを生成す
る。負帰還制御器２４は、１ビットデータＤｑを反転制
御して負帰還データＤｆを生成する。
【００３５】以上説明したように、本発明のデータ加算
装置１ａでは、振幅変換装置１を応用することによっ
て、振幅変換が容易に行え、複数のΔΣ変換された１ビ
ットデータの加算を行う装置を小規模な回路で構成する
ことが可能になる。
装置１ａでは、振幅変換装置１を応用することによっ
て、振幅変換が容易に行え、複数のΔΣ変換された１ビ
ットデータの加算を行う装置を小規模な回路で構成する
ことが可能になる。
【００３６】以上説明したように、本発明の振幅変換装
置１は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器２０を通して振幅変換を行う構成とした。こ
の振幅変換装置１を例えばΔΣ型ＡＤコンバータの出力
である１ビットデータ列に対して用いることにより、ボ
リューム操作を効率的に行うことができる。
置１は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器２０を通して振幅変換を行う構成とした。こ
の振幅変換装置１を例えばΔΣ型ＡＤコンバータの出力
である１ビットデータ列に対して用いることにより、ボ
リューム操作を効率的に行うことができる。
【００３７】また、多ビット（例えば１６ビット）のデ
ータをオーバサンプリングなどをして、ΔΣ変換を行う
１ビットＤＡコンバータなどに対して、２系統の異なる
ボリュームレベルによる変換が必要な場合に、１系統の
ΔΣ変換器の後ろに本発明の振幅変換装置１を配置する
ことによって、もう一方の１ビットデータ列を生成する
ことができる。
ータをオーバサンプリングなどをして、ΔΣ変換を行う
１ビットＤＡコンバータなどに対して、２系統の異なる
ボリュームレベルによる変換が必要な場合に、１系統の
ΔΣ変換器の後ろに本発明の振幅変換装置１を配置する
ことによって、もう一方の１ビットデータ列を生成する
ことができる。
【００３８】このため、多ビットの段階で２系統に分
け、一方に乗算器を使用して双方にΔΣ変換を行う場合
に比べ、オーバサンプリングの回路など大幅な削減がで
き、回路規模の縮小、ＤＳＰの負担軽減、さらに消費電
力の削減等が可能になる。
け、一方に乗算器を使用して双方にΔΣ変換を行う場合
に比べ、オーバサンプリングの回路など大幅な削減がで
き、回路規模の縮小、ＤＳＰの負担軽減、さらに消費電
力の削減等が可能になる。
【００３９】
【発明の効果】以上説明したように、本発明の振幅変換
装置は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器を通して振幅変換を行う構成とした。これに
より、ΔΣ変換を行う前に多数ビットデータへの変換等
を行う必要がないため、回路規模が縮小され、消費電力
の削減を図ることが可能になる。さらに、アナログのボ
リューム調整器のような特性の変化しやすい部品を用い
ずに振幅変換が行えるので、品質の向上を図ることが可
能になる。
装置は、１ビットデータと、振幅値と、を乗算した後に
ΔΣ変換器を通して振幅変換を行う構成とした。これに
より、ΔΣ変換を行う前に多数ビットデータへの変換等
を行う必要がないため、回路規模が縮小され、消費電力
の削減を図ることが可能になる。さらに、アナログのボ
リューム調整器のような特性の変化しやすい部品を用い
ずに振幅変換が行えるので、品質の向上を図ることが可
能になる。
【図１】本発明の振幅変換装置の原理図である。
【図２】振幅変換装置の構成を示す図である。
【図３】振幅変換した正弦波のオーバサンプリング時の
波形を示す図である。
波形を示す図である。
【図４】Ｓ／Ｎを示す図である。
【図５】データ加算装置の原理を示す図である。
【図６】ΔΣ変換を利用した基本的なＡＤコンバータの
ブロック構成を示す図である。
ブロック構成を示す図である。
【図７】ΔΣ変換を利用した基本的なＤＡコンバータの
ブロック構成を示す図である。
ブロック構成を示す図である。
１……振幅変換装置、１０……乗算器、２０……ΔΣ変
換器、２１……加算器、２２……積分器、２３……コン
パレータ、２４……負帰還制御器、Ｄｍ……乗算デー
タ、Ｄａ……加算データ、Ｄｉ……積分データ、Ｄｑ…
…１ビットデータ、Ｄｆ……負帰還データ。
換器、２１……加算器、２２……積分器、２３……コン
パレータ、２４……負帰還制御器、Ｄｍ……乗算デー
タ、Ｄａ……加算データ、Ｄｉ……積分データ、Ｄｑ…
…１ビットデータ、Ｄｆ……負帰還データ。
Claims (3)
- 【請求項１】 振幅変換の高品質化を図る振幅変換装置
において、 １ビットデータと振幅値とを乗算して乗算データを生成
する乗算器と、 前記乗算データと、負帰還データと、を加算して加算デ
ータを生成する加算器と、前記加算データを積分して積
分データを生成する積分器と、前記積分データを２値化
して１ビットデータを生成するコンパレータと、前記１
ビットデータを反転制御して前記負帰還データを生成す
る負帰還制御器と、から構成され、振幅変換された前記
量子化データを出力するΔΣ変換器と、 を有することを特徴とする振幅変換装置。 - 【請求項２】 前記乗算器は、前記１ビットデータと、
前記振幅値と、の排他的論理和をとって前記乗算データ
を生成することを特徴とする請求項１記載の振幅変換装
置。 - 【請求項３】 複数のΔΣ変換されたデータの加算を行
うデータ加算装置において、 １ビットデータと、振幅値と、を乗算して乗算データを
生成する複数の乗算器と、 複数の前記乗算データと、負帰還データと、を加算して
加算データを生成する加算器と、前記加算データを積分
して積分データを生成する積分器と、前記積分データを
２値化して１ビットデータを生成するコンパレータと、
前記１ビットデータを反転制御して前記負帰還データを
生成する負帰還制御器と、から構成され、振幅変換され
て複数の前記１ビットデータが加算された前記量子化デ
ータを出力するΔΣ変換器と、 を有することを特徴とするデータ加算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17026198A JPH11317668A (ja) | 1998-03-03 | 1998-06-17 | 振幅変換装置及びデータ加算装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082998 | 1998-03-03 | ||
| JP10-50829 | 1998-03-03 | ||
| JP17026198A JPH11317668A (ja) | 1998-03-03 | 1998-06-17 | 振幅変換装置及びデータ加算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317668A true JPH11317668A (ja) | 1999-11-16 |
Family
ID=26391305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17026198A Pending JPH11317668A (ja) | 1998-03-03 | 1998-06-17 | 振幅変換装置及びデータ加算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317668A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| CN1300936C (zh) * | 2004-01-17 | 2007-02-14 | 崔光旭 | 基频移频反馈控制器 |
| ES2341208A1 (es) * | 2008-07-09 | 2010-06-16 | Osaki Electric Co.Ltd | Circuito regulador de amplitud de un solo bit. |
-
1998
- 1998-06-17 JP JP17026198A patent/JPH11317668A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2012075130A (ja) * | 2000-03-04 | 2012-04-12 | Qualcomm Inc | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| JP2015146604A (ja) * | 2000-03-04 | 2015-08-13 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
| CN1300936C (zh) * | 2004-01-17 | 2007-02-14 | 崔光旭 | 基频移频反馈控制器 |
| ES2341208A1 (es) * | 2008-07-09 | 2010-06-16 | Osaki Electric Co.Ltd | Circuito regulador de amplitud de un solo bit. |
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