JPH03201812A

JPH03201812A - レベル調整回路

Info

Publication number: JPH03201812A
Application number: JP34430489A
Authority: JP
Inventors: Shinichi Nakamura; 伸一中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えば、デジタル処理によって得られた信
号の振幅レベルを調整するためのレベル調整回路に関す
る。

（従来の技術）近年、電子機器においては、電子回路のデジタル回路化
が盛んに進められている。これは、音響機器においても
例外ではない。

第３図はデジタル回路化された音響機器の出力段の構成
を示す回路図である。

図において、デジタル信号として所定の処理を受けた音
響信号は、デジタル／アナログ変換回路（以下、Ｄ／Ａ
変換回路と記す）１１により、アナログ信号に変換され
る。この変換出力はローパスフィルタ（以下、ＬＰＦと
記す）１２により帯域外高周波成分（一般には、サンプ
ル周波数の１／２以上の周波数をもつ成分）を除去され
る。この帯域外高周波成分を除去されたアナログ信号は
、ボリューム１３により振幅レベルを調整される。

この振幅レベルを調整されたアナログ信号は増幅回路１
４により増幅された後、スピーカ１５に供給される。こ
れにより、音響信号は音波として出力される。

上記Ｄ／Ａ変換回路１１としては、近年、ΣΔ変調回路
が盛んに用いられている。

第４図にΣ−Δ変調回路の一例を示す。

図において、サンプリング周波数ｆＳのｎビットの入力
デジタル信号は、第１．第２の加算回路１１１，１１２
を介してｎビットのラッチ回路１１３に人力される。こ
のラッチ回路１１３はサンプリング周波数ｆ５より高い
周波数ｎｆ３（ｎは正の整数）をもつクロックにより高
速駆動される。

ラッチ回路１１３のラッチ出力は第２の加算回路１１２
に戻され、第１の加算回路１１１の出力と加算される。

これにより、デジタル積分回路が構成される。ラッチ回
路１１３のラッチ出力はさらに１ビットの量子化回路１
１４を介して第１の加算回路１１１に戻され、人力デジ
タル信号から減じられる。

量子化回路１１４は１ビットの量子化回路であり、ｎビ
ットの入力信号から最上位ビット（以下、ＭＳＢと記す
）のデータを取り出す。ゆえに、第１の加算回路１１１
では、ＭＳＨの減算処理が行われる。また、量子化回路
１１４の出力、つまり、ラッチ回路１１３のラッチ出力
のＭＳＢのデータがΣ−Δ変調信号となる。

このΣ−Δ変調信号をそのままあるいは１ビット変換回
路を介してＬＰＦ１２に通すと、Σ−Δ変調方式の原理
により、人力デジタル信号に対応したアナログ信号が得
られる。

なお、第６図のΣ−Δ変調回路は１次の変調回路である
が、より高精度のアナログ信号を得るには、２次以上の
Σ−Δ変調回路を用いればよい。

また、第４図のΣ−Δ変調回路においては、ダイナミッ
クレンジがクロック周波数ｎｆｓに依存し、ｎが大きい
程ダイナミックレンジが大きくなる。

次に、上記ボリューム１３としては、従来は、機械式の
可変ボリュームが用いられていた。これに対し、近年で
は、電子式の可変ボリュームが用いられる。

ところで、第３図の構成においては、Ａ／Ｄ変換回路１
１の前段に位置するデジタル信号処理回路は、通常、１
つの集積回路（以下、ＩＣと記す）に集積される。した
がって、上述したＡ／Ｄ変換回路１１やボリューム１３
等もデジタルＩＣの一部に集積することが望まれる。

ここで、上記Σ−Δ変調回路はそのほとんどの部分がデ
ジタル回路で構成される。したがって、Ｄ／Ａ変換回路
１１をΣ−Δ変調回路で構成した場合は、Ｄ／Ａ変換回
路１１は簡単にデジタルＩＣの一部に集積することがで
きる。

これに対し、電子式ボリュームはアナログ回路として構
成される。したがって、ボリューム１３を電子式ボリュ
ームで構成する場合、ボリューム１３をデジタルＩＣの
一部に集積することは困難である。これは、アナログＩ
ＣとデジタルＩＣとの製造プロセスが一般に異なるため
と、回路規模が大きく異なるためである。

この問題を解決するためには、ボリューム１３をデジタ
ル乗算回路として構成し、Ａ／Ｄ変換回路１１の前段に
配置することが考えられる。つまり、音響信号とレベル
調整信号とをデジタル的に乗算し、音響信号の振幅レベ
ルを調整するわけである。

しかし、このような構成においては、デジタル乗算回路
の出力ビット数が増大し、必要なダイナミックレンジが
増大するた、め、Ｄ／Ａ変換回路１１に要求されるダイ
ナミックレンジも増大する。

これにより、製造コストの増大や設計の困難さといった
問題が生じる。

（発明が解決しようとする課題）以上述べたように、近年の電子回路のデジタル回路化に
より、デジタル処理された信号の振幅レベルを調整する
回路もデジタルＩＣの一部に集積することが望まれる。

しかし、従来のデジタルレベル調整回路は、Ｄ／Ａ変換
回路のダイナミックレンジの増大を招き、ひいては、製
造コストの増大や設計の困難さという問題を招くため、
その実現が難しかった。

そこで、この発明は、安価にかつ簡単にデジタル回路化
することができるレベル調整回路を提供することを目的
とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するためにこの発明は、１ビットの入力
信号とｍビットのレベル調整信号の各ビットごとの排他
論理和をとり、このｍビットの排他論理和出力をＤ／Ａ
変換することにより、入力デジタル信号の振幅レベルを
調整するようにしたものである。

（作　用）このような構成によれば、Ｄ／Ａ変換手段は、専ら２値
信号の振幅レベルを調整するために使用され、その精度
はレベル調整精度を規定するのみである。

したがって、その精度は上述したようなデジタル乗算回
路から出力されるデジタル信号を直接Ｄ／Ａ変換する場
合に必要とする精度（Ｓ／Ｎ比、ダイナミックレンジ等
）より低くてよい。

これにより、Ｄ／Ａ変換手段はＣＭＯＳで作ることが可
能である。

ゆえに、このＤ／Ａ変換手段は、他のデジタル処理回路
とともに、デジタルＩＣ化が容易であるとつもに、安価
に製造することができる。

（実施例）以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の構成を示す回路図である
。

この第１図において、２１は、例えば、上述したΣ−Δ
変調回路から出力される１ビットのΣΔ変調信号Ｓ１が
供給される入力端子である。この人力Σ−Δ変調信号Ｓ
１は排他論理和回路２２に供給される。

この排他論理和回路２２はｍ個の排他論理和ゲートａＩ
　＋　　２　＋　・・・、ａ、から成る。上記Σ−Δ変
調信号Ｓ１は各排他論理和ゲー）’　ａ　ｒ　＋　　ａ
２１・・・、ａ、の一方の入力端子に供給される。各排
他論理和ゲー）ａｔ、　　２１　・・・、ａ、の他方の
入力端子には、ｍビットのレベル調整信号Ｓ２の各ビッ
トデータがそれぞれ供給される。各排他論理和ゲートａ
Ｉ　ｒ　　２　ｒ　・・・、ａ−の出力は、Ｄ／Ａ変換
回路２３に供給される。

このＤ／Ａ変換回路２３は抵抗ラダー回路として構成さ
れている。すなわち、このＤ／Ａ変換回路２３は、一方
の端子がそれぞれ対応する排他論理和ゲートａｌ　＋　
　２　＋　・・・、ａｏの出力端子に接続され、他方の
端子が共通接続されたｍ個の抵抗ｂｌ　＋　　ｂ２　＋
　・・・、ｂ、を有する。各抵抗ｂ１ｂ２＋　・・・、
ｂ、には２進の重付けがなされている。

すなわち、抵抗す、、ｂ２．・・・、ｂ、の抵抗値はそ
れぞれ２°ｒ、２’　　ｒ、・・・、２′″−１ｒに設
定されている。

抵抗２３１，２３２．・・・、２３−の他方の端子の共
通接続点は出力端子２４に接続されている。

上記構成において動作を説明する。

排他論理和回路２２の排他論理和ゲートａ。

ａ２．・・・、ａ、は、ｍビットのレベル調整信号Ｓ２
において対応するビットデータが１″のときは、Σ−Δ
変調信号Ｓ１を反転して出力し、“０′のときはそのま
ま出力する。つまり、排他論理和ゲートａ　＋　１　２
１　・・・、ａ、は、レベル調整信号ＳＩの対応するビ
ットデータの“１““０“に基づいてΣ−Δ変調信号を
逆相あるいは同相で出力する。

これにより、Ｄ／Ａ変換回路２３の各ビット線には、常
に、Σ−Δ変調信号Ｓ１が現れる。その結果、Σ−Δ変
調信号Ｓ１の振幅は、第２図に示すように、最大振幅２
Ｖの半分の電位を中心に振れるようになり、レベル調整
信号Ｓ２の値を変えてもオフセットが発生しない。

以上詳述したようにこの実施例は、１ビットの入力Σ−
Δ変調信号Ｓ１とｍビットのレベル調整信号Ｓ２との排
他論理和をとり、各排他論理和出力をＤ／Ａ変換するこ
とにより、Σ−Δ変調信号Ｓ１の振幅レベルを調整する
ようにしたものである。

このような構成によれば、Ｄ／Ａ変換回路２３は、専ら
２値信号の振幅レベルを調整するために使用され、その
精度はレベル調整精度を規定するのみである。したがっ
て、上述したようなデジタル乗算回路から出力されるデ
ジタル信号を直接Ｄ／Ａ変換する場合に必要とする精度
（Ｓ／Ｎ比、ダイナミックレンジ等）より低くてよい。

つまり、ダイナミックレンジやＳ／Ｎ比はΣ−Δ変調回
路で規定される。これにより、Ｄ／Ａ変換回路２３はＣ
ＭＯＳで作ることが可能である。したがって、Ｄ／Ａ変
換回路２３を他のデジタル処理回路のＩＣの一部に集積
化することが容易であるとともに、安価に製造すること
ができる。

また、Σ−Δ変調信号Ｓ１の振幅は、最大振幅２ｖの半
分の電位を中心に振れるようになり、レベル調整信号Ｓ
２の値を変えてもオフセットが発生しない。これにより
、この実施例のレベル調整回路を音響信号のレベル調整
に用いた場合、オフセットの変動により、“ブッ、ブッ
”という異常音が生じるのを防止することができる。

なお、この発明は先の実施例に限定されるものではない
。

例えば、先の実施例では、Ｄ／Ａ変換回路として抵抗ラ
ダ一方式のＤ／Ａ変換回路を示した。しかし、この発明
は、例えば、Ｒ−２Ｒ抵抵抗ラダ式あるいは２進の重付
けをされた電流スイッチを用いた電流出力方式といった
抵抗ラダ一方式とは異なる方式のＤ／Ａ変換回路に適用
してもよい。

また、先の実施例では、Σ−Δ変調信号の振幅レベルの
調整にこの発明を適用する場合を説明した。しかし、こ
の発明は、例えば、１ビットのデジタル信号で、その“
１”、“０“の期間あるいは密度がそのままアナログ信
号を表すパルス幅変調信号等の１ビット信号のレベル調
整にも適用することができる。

この他にも、この発明は、その要旨を逸脱しない範囲で
種々様々変形実施可能なことは勿論である。

［発明の効果コ以上述べたようにこの発明によれば、安価にかつ簡単に
デジタル回路化することができるレベル調整回路を提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するための信号波形図、第３図
はデジタル化音響機器の出力段の構成を示す回路図、第
４図はΣ−Δ変調回路の構成を示す回路図である。２１・・・入力端子、２２・・・排他論理和回路、２３
・・・Ｄ／Ａ変換回路、２４・・・出力端子。第１図

Claims

【特許請求の範囲】

（１）１ビットの入力信号とこの入力信号の振幅レベル
を調整するためのｍ（ｍは正の整数）ビットのレベル調
整信号の各ビットごとの排他論理和をとる排他論理和手
段と、この排他論理和手段のｍビットの出力をアナログ信号に
変換するデジタル／アナログ変換手段とを具備したレベ
ル調整回路。