JP3425344B2 - D/a変換器 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 27
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
- H03M3/348—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases using return-to-zero signals
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Description
ル信号の変換に用いられ、高いS/N比を実現すること
ができるオーバーサンプリング形D/A変換器に関し、
特に、その出力部に設けられたミュート回路に関する。
A変換器(以下、単にD/A変換器という)として次のよ
うなものがある。図13は、一般的なD/A変換器の構
成を示す回路図である。図13に示すように、D/A変
換器101は、ΣΔ変調器1と、PRZ信号生成回路2
と、アナログフィルタ3とから構成されている。
数十〜数百倍の周波数にオーバーサンプリングされたマ
ルチビットデジタル信号Dinが入力される。そして、Σ
Δ変調器1は、そのマルチビットデータを1ビットに量
子化し、NRZ信号(1ビット出力)aを出力するように
なっている。ΣΔ変調器1としては、例えば図14に示
すように、直列に接続された加算器4,5,6,7及び
量子化器8に対して、所定の箇所を遅延回路9,10,
11によりフィードバック系を構成する2次ΣΔ変調器
のシステムがある。
らNRZ信号aを入力し、PRZ信号bを生成する。こ
のPRZ信号bの生成が行われるのは、上記NRZ信号
aの出力形式ではパルス出力の立ち上がりと立ち下がり
の波形鈍りで2次高調波を多く発生してしまうからであ
る。PRZ信号生成回路2は、ΣΔ変調器1から入力さ
れるNRZ信号aとクロック信号CKを入力し、RZ信
号cを出力するAND回路12と、NRZ信号aの反転
信号とクロック信号CKを入力し、上記RZ信号cの相
補的信号であるRZn信号dを出力するNAND回路1
3と、AND回路12に直列に接続されるインバータ回
路14及び抵抗16と、NAND回路13に直列に接続
されるインバータ回路15及び抵抗17とから構成され
ている。そして、PRZ信号生成回路2は、上記RZ信
号cとRZn信号dをアナログ加算してPRZ信号bを
生成するようになっている。
路2からPRZ信号bを入力し、フィルタアンプ18を
介してアナログデータAoutを出力するようになってい
る。
NRZ信号a、RZ信号c、RZn信号d及びPRZ信
号bのタイミング関係を示すタイミングチャートであ
る。
出力を一定DC値(通常は、中点電位)に固定してしまう
機能(以下、ミュート機能と呼ぶ)が要求されることが一
般的である。このミュート機能により、電源ON直後か
らリセットによりシステムが正常モードに入るまでの異
常音や、システムのモード切り替えなどで一時的にデジ
タル入力信号が異常になった時に発生する異常音を防止
することができる。また、ΣΔ変調器特有のゼロデータ
入力時における再量子化ノイズを上記ミュート機能で抑
え込むことにより、S/N値を向上させることができ
る。
例えば、図16に示すように、図13のPRZ信号生成
回路2にゲート19を加えた構成となっているD/A変
換器102がある。ゲート19は、NAND回路20と
AND回路21とから構成されている。そして、NAN
D回路20はミュート信号MUTEの反転信号とRZ信
号cの反転信号を入力し、RZm信号eを出力する一
方、AND回路21はミュート信号MUTEの反転信号
とRZn信号dを入力し、RZnm信号fを出力する。
ミュート信号MUTEが“L”レベルの時(すなわち、
ミュート信号MUTEの反転信号が“H”レベルの時)
には、NAND回路20、AND回路21は共にそれぞ
れが入力するRZ信号c、RZn信号dをそのままRZ
m信号e、RZnm信号fとして出力する。一方、ミュ
ート信号MUTEが“H”レベルの時(すなわち、ミュ
ート信号MUTEの反転信号が“L”レベルの時)に
は、NAND回路20、AND回路21は共にそれぞれ
が入力するRZ信号c、RZn信号dの値の如何に関わ
らずRZm信号eを電源電圧VDDに、RZnm信号f
を接地電圧GNDにそれぞれ固定し、それにより、これ
ら2つのアナログ加算の結果であるPRZ信号b、すな
わちアナログデータAoutが中点電位に固定されること
になる。
NRZ信号a、RZm信号e、RZnm信号f、PRZ
信号b及びミュート信号MUTEのタイミング関係を示
すタイミングチャートである。
図18に示すように、フィルタアンプ18の帰還抵抗を
短絡させるアナログスイッチ22を設け、それにより、
フィルタアンプ18から出力されるアナログデータAou
tを中点電位に固定するD/A変換器103がある。ア
ナログスイッチ22としては、例えば、図19に示すよ
うに、pchMOSトランジスタとnchMOSトラン
ジスタとから構成されるトランスミッションゲートを用
いることができる。この構成のトランスミッションゲー
トは、対称な双方向特性が得られると共に、信号が通過
する際に生じる信号電圧の損失がないという特徴を有す
るものである。このトランスミッションゲートでは、ミ
ュート信号MUTEが“H”レベルの時に両方のトラン
ジスタがオン状態となり、スイッチとしては閉状態とな
る。一方、ミュート信号MUTEが“L”レベルの時に
は両方のトランジスタがオフ状態となり、スイッチとし
ては開状態となる。
16、図18のD/A変換器のミュート方法には、次に
述べるような問題点があった。
0データ付近のデータを入力した場合、図20に示すよ
うに、アイドリングパターンを発生し、大きなビートを
出してしまうという欠点を持っていることが知られてい
る(J.C.Candy“A Use of Double Integration in Sigm
a Delta Modulation”IEEE Trans. Commun.,vol.COM-3
3,pp.249-258,March 1985)。そのため、通常、図21に
示すように、ΣΔ変調器1の入力データにDCオフセッ
ト値を予め加算して入力する方法が採用されている。
にD/A変換器の出力にも現れることになる。そして、
この出力に現れるDCオフセット電圧は、上記方法でミ
ュート機能がON/OFFされる度に、出力DC電位を
変動させてしまう。そのため、大きなボツ音が発生して
しまうことになるのである。
ボツ音の発生原因についてさらに説明する。なお、ここ
では、上記図16のD/A変換器102を例として説明
する。
その出力であるNRZ信号aは2分の1の確率で“1”
(VDD)または“0”(GND)となる。そして、図17
から明らかなように、RZm信号e(RZ信号c)は4分
の1の確率で“1”(VDD)となることがわかる。従っ
て、RZm信号eの平均DC電位はVDD/4となる。
この値に上述したDCオフセット電圧Vosが加わった
値がインバータ回路14(正確には、NAND回路20
及びインバータ回路14)を介して抵抗16に出力され
ることになる。そして、その値平均DC電圧e1は、次
式で与えられる。
均DC電圧e2は、上記e1と同様に考えれば次式で与
えられる。
号bのDC電位の等価回路を示す図である。図22(a)
に示すe1、e2が上記で求めたものである。ここで、
図22(a)に対してノートンの定理を適用すると、(b)
に変換される。同様にして、順次ノートンの定理を適用
すれば最終的には(d)の等価回路が得られる。従って、
(d)からわかるように、2つの抵抗(抵抗16及び抵抗
17)の加算点から見た等価回路の平均DC電位e3は
次式で与えられる。
は、図23に示すように、次式で与えられる。
(RZm信号e)は“1”(VDD)となり、RZn信号d
(RZnm信号f)は“0”(GND)となる。すなわち、
インバータ回路14の出力e11は“0”(GND)とな
り、インバータ回路15の出力e12は“1”(VDD)
となる。図24(a)に示すe11、e12が上記で求め
たものである。ここで、上記と同様に、図24(a)に対
してノートンの定理を適用すると、(b)に変換される。
従って、(b)からわかるように、2つの抵抗の加算点か
ら見た等価回路の平均DC電位e13は次式で与えられ
る。
に、ミュート機能のON/OFFにより、出力DC電位
の変動、すなわちボツ音の発生が生じることになる。
ジタル信号に加えられるデジタル値に換算した場合、そ
のFS値(フルスケール値)がVDD/4に対応すること
から、その換算値Vos'は次式で与えられる。下記
(6)式で与えられる換算値が、図20に示すように、ビ
ートの出る領域から外れていればビート音の発生を防止
することができる。
目的は、アナログ出力の変動を招くことなく、ミュート
機能を実現することができるD/A変換器を提供するこ
とにある。
に、本発明の第1の特徴は、DCオフセットが加えられ
たマルチビットデジタル信号を入力し、1ビットの第1
のデジタル信号を出力するΣΔ変調器と、第1のデジタ
ル信号と所定のクロック信号を入力し、2つの信号のA
NDをとった第2のデジタル信号と、第1のデジタル信
号とクロック信号の反転信号とのORをとった第3のデ
ジタル信号を生成し、第2のデジタル信号と第3のデジ
タル信号とを加算し、第4のデジタル信号を出力する信
号生成回路と、第4のデジタル信号を入力し、アナログ
信号を出力するアナログフィルタとを具備するD/A変
換器であって、第2のデジタル信号を第1の電位、第3
のデジタル信号を第2の電位とすることにより、第4の
デジタル信号を所定の電位に固定するミュート機能を備
えたD/A変換器において、第2のデジタル信号と前記
第3のデジタル信号とは、所定の割合でアナログ加算さ
れることを特徴とするD/A変換器であることを要旨と
する。
変換器によれば、第2のデジタル信号と第3のデジタル
信号とを所定の割合でアンバランスにアナログ加算する
ようにしたので、ΣΔ変調器に加えられたDCオフセッ
トはアナログ的にキャンセルされ、それによりアナログ
フィルタから出力されるアナログ信号のDC値はミュー
ト機能のON/OFF時においても変動することはなく
なる。
加えられたマルチビットデジタル信号を入力し、1ビッ
トの第1のデジタル信号を出力するΣΔ変調器と、第1
のデジタル信号と所定のクロック信号を入力し、2つの
信号のANDをとった第2のデジタル信号と、第1のデ
ジタル信号とクロック信号の反転信号とのORをとった
第3のデジタル信号を生成し、第2のデジタル信号と第
3のデジタル信号とを加算し、第4のデジタル信号を出
力する信号生成回路と、第4のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
D/A変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第4のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第2のデジタル信号を第
1の電位、第3のデジタル信号を第2の電位として、第
1の電位と第2の電位とが所定の割合でアナログ加算さ
れた場合に第4のデジタル信号を所定の電位に固定する
D/A変換器るD/A変換器であることを要旨とする。
変換器によれば、アナログフィルタの基準電位を第4の
デジタル信号の平均電位としたので、ミュート機能のO
N/OFF時いずれの場合でもアナログフィルタから出
力されるアナログ信号のDC値は第4のデジタル信号の
平均電位となり、それによりアナログフィルタから出力
されるアナログ信号のDC値はミュート機能のON/O
FF時においても変動することはなくなる。
加えられたマルチビットデジタル信号を入力し、1ビッ
トの第1のデジタル信号を出力するΣΔ変調器と、第1
のデジタル信号と所定のクロック信号を入力し、2つの
信号のANDをとった第2のデジタル信号と、第1のデ
ジタル信号とクロック信号の反転信号とのORをとった
第3のデジタル信号を生成し、第2のデジタル信号と第
3のデジタル信号とを加算し、第4のデジタル信号を出
力する信号生成回路と、第4のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
D/A変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第4のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第2のデジタル信号を第
1の電位、第3のデジタル信号を第2の電位として、第
1の電位と第2の電位とが所定の割合でアナログ加算さ
れた場合に第4のデジタル信号を所定の電位に固定し、
アナログ加算は、帰還抵抗の短絡の開始後に開始し、帰
還抵抗の短絡の終了後に終了するD/A変換器であるこ
とを要旨とする。
変換器では、第1の特徴に係るミュート機能と第2の特
徴に係るミュート機能それぞれの欠点を補い合ったより
高性能なミュート機能を提供することができる。すなわ
ち、第1の特徴に係るD/A変換器では、1ビット出力
に対するミュート機能であるため、ΣΔ変調器特有の再
量子化ノイズに起因するクリック音がミュート機能のO
N/OFF時に発生してしまう。一方、第2の特徴に係
るD/A変換器では、フィルタアンプの帰還抵抗を短絡
することでミュートを行うので、信号生成回路から出力
される第4のデジタル信号を完全に遮断することができ
ない。これに対して、第3の特徴に係るD/A変換器で
は、ミュート機能のON時には、最初に第2のミュート
機能をONし、その後第1のミュート機能をONすると
共に、ミュート機能のOFF時には、最初に第1のミュ
ート機能をOFFとし、その後第2のミュート機能をO
FFとすることで、クリック音の発生を防止しつつ、第
4のデジタル信号を完全に遮断することが可能となる。
形態について図面を用いて説明する。図1は、本発明の
第1の実施の形態に係るD/A変換器の構成を示す回路
図である。なお、従来と同一部分には同一符号が付して
ある。
るD/A変換器104は、上記図16に示した従来のD
/A変換器102と同様、ΣΔ変調器1と、PRZ信号
生成回路2と、アナログフィルタ3とから構成されてい
る。そして、上記図16と同様、PRZ信号生成回路2
に、一の入力をミュート信号MUTEの反転信号とし、
他の一の入力をそれぞれRZ信号c、RZn信号dとす
るAND回路20及びNAND回路21が設けられてい
る。なお、それぞれの動作については従来技術と同一な
ので、ここでは省略する。
/A変換器104が図16に示す従来のD/A変換器1
02と異なる点は、インバータ回路14及び15それぞ
れに接続される抵抗がアンバランスに配置されている点
であり、この点がまさに本発明の特徴部分である。以
下、この特徴部分について詳細に説明する。
るD/A変換器104のPRZ信号生成回路2では、イ
ンバータ回路14に接続される抵抗が抵抗16aと抵抗
16bの直列抵抗、インバータ回路115に接続される
抵抗が抵抗17aとなっている。さらに、その抵抗値の
関係は、図16に示した従来のD/A変換器102のP
RZ信号生成回路2の抵抗16及び17の抵抗値を例え
ばRiとおけば、上記抵抗16a及び17aの抵抗値を
Ri−r、抵抗16bの抵抗値を2rとし、トータルの
等価抵抗の抵抗値がほぼRi/2となるように設定して
ある。
の効果について説明する。なお、ここでの説明において
も、図21で説明したDCオフセットがΣΔ変調器1に
入力されるデジタル信号に加えられているものとする。
技術と同様、ΣΔ変調器1に0データが入力されると、
その出力であるNRZ信号は2分の1の確率で“1”
(VDD)または“0”(GND)となる。そして、RZm
信号e(RZ信号c)は4分の1の確率で“1”(VDD)
となる。従って、RZm信号eの平均DC電位はVDD
/4となる。この値に上述したDCオフセット電圧Vo
sが加わった値がインバータ回路14を介して抵抗16
a及び16bに出力されることになる。そして、その平
均DC電圧E1は、次式で与えられる。
平均DC電圧E2は、上記E1と同様に考えれば次式で
与えられる。
ΣΔ変調器1に0データが入力された場合のPRZ信号
のDC電位の等価回路を示す図である。図2(a)に示す
E1、E2が上記で求めたものである。ここで、従来同
様、図2(a)に対してノートンの定理を適用すると、図
2(b)に変換される。同様にして、順次ノートンの定理
を適用すれば最終的には図2(d)の等価回路が得られ
る。従って、図2(d)からわかるように、抵抗の加算点
から見た等価回路の平均DC電位E3は次式で与えられ
る。
次式で与えられる。
信号c(RZm信号e)は“1”(VDD)となり、RZn
信号d(RZnm信号f)は“0”(GND)となる。すな
わち、インバータ回路14の出力E11は“0”(GN
D)となり、インバータ回路15の出力E12は“1”
(VDD)となる。図3に示すE11、E12が上記で求
めたものである。ここで、上記と同様に、図3(a)に対
してノートンの定理を適用すると、図3(b)に変換され
る。従って、図3(b)からわかるように、2つの抵抗の
加算点から見た等価回路の平均DC電位E13は次式で
与えられる。
OFFによる出力DC電位の変動が引き起こすものであ
る。従って、上記で求めた、ミュート機能がOFFの場
合の平均DC電位E3とミュート機能がONの場合の平
均DC電位E13とを一致させれば、ミュート機能のO
N/OFFによる出力DC電位の変動はなくなり、ボツ
音の発生を抑制することが可能となる。
おけば、
ようなrを選択し、インバータ回路114及び115に
接続される抵抗をアンバランスに配置することで、ミュ
ート機能のON/OFFによる出力DC電位の変動を防
止することができ、それにより、ボツ音の発生をなくす
ることができる。
説明する。図4は、本発明の第2の実施の形態に係るD
/A変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
は、上記図1に示した第1の実施の形態に係るD/A変
換器104のPRZ信号生成回路2のRZ信号cとRZ
n信号dとを入れ替えた構成となっているものである。
バランスに配置された抵抗の効果について説明する。な
お、ここでの説明においても、図21で説明したDCオ
フセットがΣΔ変調器1に入力されるデジタル信号に加
えられているものとする。
能がOFFの場合におけるインバータ回路14から出力
される平均DC電位E21は次式で与えられる。
E22は、次式で与えられる。
ことにより、等価回路の平均DC電位E23、等価抵抗
R3は次式で与えられる。
の形態と同様、図6に示すように、平均DC電位E33
は次式で与えられる。
おいても、上記(19)式を満足するようにrを設定する
ことで、出力DC電位の変動を防止し、ボツ音の発生を
なくすことができる。
説明する。図7は、本発明の第3の実施の形態に係るD
/A変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
るD/A変換器106は、図18のD/A変換器103
と同様、フィルタアンプ18の帰還抵抗を短絡させるア
ナログスイッチ22を設け、それにより、フィルタアン
プ18から出力されるアナログデータAoutを中点電位
に固定するものである。
/A変換器106が図18に示す従来のD/A変換器1
03と異なる点は、フィルタアンプ18の基準電位(V
ref)を(1/2)VDDから(1/2)VDD−Vos
に変更した点であり、この点が本発明の特徴部分であ
る。
Fの場合に、フィルタアンプ18に入力される平均DC
電位は(1/2)VDD−Vosである。従って、フィル
タアンプの基準電位Vrefを上記のように(1/2)V
DD−Vosとすれば、入力される平均DC電位と基準
電位Vrefとが等しくなるので、結局フィルタアンプ
18の出力の平均DC電位は(1/2)VDD−Vosと
なる。一方、ミュート機能がON、すなわちアナログス
イッチ22が導通状態となる場合には、帰還抵抗の短絡
により、フィルタアンプ18の出力の平均DC電位も同
様に(1/2)VDD−Vosとなる。
どちらの場合であっても、フィルタアンプ18からの出
力の平均DC電位は(1/2)VDD−Vosとなるの
で、ミュート機能のON/OFFによる出力DC電位の
変動は防止され、ボツ音の発生がなくなる。
示すような基準電位生成回路23で生成することができ
る。この回路の構成であれば、基準電位Vrefは次式
で与えられる。
DD−Vosとするr'は次式で与えられる。
9は、本発明の第4の実施の形態に係るD/A変換器の
構成を示す回路図である。なお、従来と同一部分には同
一符号が付してある。
は、上記第1の実施の形態(又は第2の実施の形態)のミ
ュート機能と上記第3の実施の形態のミュート機能の両
方を兼ね備えた構成となっている。
ュート機能は、AND回路20とNAND回路21とか
ら構成されるゲートを追加し、上述した抵抗をアンバラ
ンスな配置とすることだけで、実現される。しかしなが
ら、1ビットパルス出力は大きな帯域外高周波ノイズを
含んでいるため、入力されたデジタルデータがたとえ0
データであってもミュート機能のON/OFF時にDC
変位によるものではないクリック音が発生するという問
題点がある。このクリック音は通常DCオフセットによ
るボツ音に比べて十分小さいものであるが、HiFiオ
ーディオ機器のように非常に小さなクリック音でさえも
問題となるシステムに使用される場合においては、無視
することはできないものである。
ト機能は、アナログフィルタの後でミュートを実行して
いるので、1ビットパルス出力特有の大きな帯域外高周
波数ノイズを十分に抑圧することができる。従って、上
記第1、第2の実施の形態では問題となるクリック音の
発生を防止することが可能である。しかしながら、アナ
ログスイッチ22の抵抗分は通常あまり小さくすること
ができず、アナログスイッチが導通状態、すなわちミュ
ート機能がONの時でもフィルタアンプは小さなゲイン
(通常、−60dB〜−40dB)を持ってしまう。その
ため、DAC出力の漏れが生じてしまう。この漏れは、
DAC動作が正常で、入力デジタルデータが0データで
ある場合には問題ないが、例えば電源投入後であってシ
ステムRESET前の状態のようなDAC動作が正常で
ない場合では問題となる。この異常音は通常フルスケー
ル振幅である場合が多く、これを防ぐ目的でミュートを
実行しても、上記漏れの存在により十分にその効果を発
揮することができない。
施の形態(第2の実施の形態)のミュート機能と第3の実
施の形態のミュート機能それぞれの欠点を補い合ったよ
り高性能なミュート機能を有するものである。本第4の
実施の形態では、図9に示すように、第1の実施の形態
(第2の実施の形態)のミュート機能をDミュート(その
ミュート信号をDMUTE)、第3の実施の形態のミュ
ート機能をAミュート(そのミュート信号をAMUTE)
とし、さらに、DMUTE、AMUTEそれぞれのON
/OFFを図10に示すタイミングチャートにしたがっ
て実行することにより、より完全なミュートを実現する
ものである。
変換器107では、どちらのミュート機能をON/OF
Fさせてもボツ音が発生することはなく、さらに実際に
ミュートを実行する場合には、図10に示すように、ま
ずミュート機能のON時には時刻t1で最初にAMUT
EをONし、その後時刻t2でDMUTEをONすると
共に、次にミュート機能のOFF時には時刻t3で最初
にDMUTEをOFFとし、その後時刻t4でAMUT
EをOFFとすることにより、クリック音の発生を防止
しつつ、DAC出力の漏れを完全に遮断することが可能
となる。
の形態で求めた値で問題はないが、r'は上記第3の実
施の形態で求めた値とは若干異なってくる。というの
は、アナログフィルタに入力される平均DC電位が、本
実施の形態では上記(12)式、(13)式から(1/2)V
DD−2Vosとなり、第3の実施の形態で用いた(1
/2)VDD−Vosとは異なってくるからである。こ
の(1/2)VDD−2Vosを上記(20)式におけるV
refとすれば、
おける(13)式と全く同じ関係である。従って、r'は
次式を満足する値を用いれば良いことになる。
の実施の形態で求めたrとRiとの比をr'とRとの比
に用いれば良い。
説明する。図11は、本発明の第5の実施の形態に係る
基準電位生成回路の構成を示す回路図である。本第5の
実施の形態に係る基準電位生成回路は、図8に示した基
準電位生成回路とは異なり、電源電圧VDD及び接地電
圧GNDに所定のMOSトランジスタを介して接続され
ており、この点が本発明の特徴部分である。以下、この
特徴部分について説明する。
2に示すようにCMOSインバータ回路で構成される。
このCMOSインバータを構成するpchMOSトラン
ジスタ24と同一の寸法(同一のゲート長、同一のゲー
ト幅)のpchMOSトランジスタ、及び、このCMO
Sインバータを構成するnchMOSトランジスタ25
と同一の寸法(同一のゲート長、同一のゲート幅)のnc
hMOSトランジスタそれぞれを電源電圧VDD、接地
電圧GNDに接続している。図9でDMUTEが“H”
レベルになった時を考えると、インバータ14はpch
MOSトランジスタがONし、インバータ15はnch
MOSトランジスタがONする。そのため、インバータ
14−抵抗16b−抵抗16a−抵抗17a−インバー
タ15の回路は基準電位生成回路23と全く同一とな
り、抵抗16aと抵抗17aの接続点の電位とフィルタ
アンプ18の+入力の電位はMOSトランジスタのON
抵抗も含めて一致する。
タ回路14及び15を構成する各MOSトランジスタの
ON抵抗のバラツキによるオフセット電位キャンセル誤
差が全くなくなり、この誤差によるDC変位による小さ
なボツ音さえもキャンセルすることが可能となり、それ
により、より一層高性能なミュートを実現することがで
きる。
簡単構成でミュート機能のON/OFFによる出力変動
を防止することが可能なD/A変換器を提供することが
できる。
の構成を示す回路図である。
のDC電位の等価回路を示す図である。
DC電位の等価回路を示す図である。
の構成を示す回路図である。
のDC電位の等価回路を示す図である。
DC電位の等価回路を示す図である。
の構成を示す回路図である。
回路の一構成例を示す回路図である。
の構成を示す回路図である。
ングチャートである。
成回路の一構成例を示す回路図である。
図である。
ある。
図である。
RZ信号c、RZn信号d及びPRZ信号bのタイミン
グ関係を示すタイミングチャートである。
た一構成例を示す回路図である。
RZ信号c、RZn信号d、PRZ信号b及びミュート
信号MUTEのタイミング関係を示すタイミングチャー
トである。
た他の一構成例を示す回路図である。
示す回路図である。
A変換器の問題点を説明するための図である(その1)。
A変換器の問題点を説明するための図である(その2)。
信号のDC電位の等価回路を示す図である。
グ部のDC電位を示す図である。
号のDC電位の等価回路を示す図である。
A変換器において、ミュート機能をON/OFFした場
合におけるアナログデータのDC電位の変動を示す図で
ある。
07 D/A変換器
Claims (4)
- 【請求項1】 DCオフセットが加えられたマルチビッ
トデジタル信号を入力し、1ビットの第1のデジタル信
号を出力するΣΔ変調器と、 前記第1のデジタル信号と所定のクロック信号を入力
し、該2つの信号のANDをとった第2のデジタル信号
と、前記第1のデジタル信号と前記クロック信号の反転
信号とのORをとった第3のデジタル信号を生成し、前
記第2のデジタル信号と前記第3のデジタル信号とを加
算し、第4のデジタル信号を出力する信号生成回路と、 前記第4のデジタル信号を入力し、アナログ信号を出力
するアナログフィルタとを具備するD/A変換器であっ
て、 前記アナログフィルタを構成し、帰還抵抗が短絡された
場合に前記アナログ信号を所定の電位に固定するフィル
タアンプと、前記第4のデジタル信号の平均電位を生成し、基準電位
として前記フィルタアンプに供給する基準電位生成回路
とを備えることを特徴とするD/A変換器。 - 【請求項2】 前記第2のデジタル信号を第1の電位、
前記第3のデジタル信号を第2の電位として、前記第1
の電位と前記第2の電位とが所定の割合でアナログ加算
された場合に前記第4のデジタル信号を所定の電位に固
定することを特徴とする請求項1に記載のD/A変換
器。 - 【請求項3】 前記アナログ加算は、前記帰還抵抗の短
絡の開始後に開始し、前記帰還抵抗の短絡の終了後に終
了することを特徴とする請求項2に記載のD/A変換
器。 - 【請求項4】 前記基準電位生成回路は、電源電圧に接続され、 前記第2のデジタル信号及び前記
第3のデジタル信号の出力用CMOSインバータ回路を
構成するpchMOSトランジスタと同一寸法のpch
MOSトランジスタと、接地電位に接続され、 前記出力用CMOSインバータ回
路を構成するnchMOSトランジスタと同一寸法のn
chMOSトランジスタとを備えることを特徴とする請
求項1に記載のD/A変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33607197A JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | D/a変換器 |
US09/205,365 US6114981A (en) | 1997-12-05 | 1998-12-04 | D/A converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33607197A JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | D/a変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11168384A JPH11168384A (ja) | 1999-06-22 |
JP3425344B2 true JP3425344B2 (ja) | 2003-07-14 |
Family
ID=18295403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33607197A Expired - Fee Related JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | D/a変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6114981A (ja) |
JP (1) | JP3425344B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100291954B1 (ko) * | 1998-05-08 | 2001-06-01 | 윤덕용 | 클럭의진폭을이용한광신호성능측정장치및방법 |
US6229466B1 (en) * | 1999-08-23 | 2001-05-08 | Level One Communications, Inc. | Digital calibration method and apparatus for multi-bit delta-sigma D/A converter |
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JP5245246B2 (ja) * | 2006-11-22 | 2013-07-24 | パナソニック株式会社 | 慣性力センサ |
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JP5834377B2 (ja) * | 2010-01-13 | 2015-12-24 | 富士通株式会社 | フィルタ回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US5627536A (en) * | 1994-12-27 | 1997-05-06 | Advanced Micro Devices, Inc. | Multiplexed delta-sigma modulator |
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JP3327114B2 (ja) * | 1996-04-24 | 2002-09-24 | ソニー株式会社 | 信号処理装置、信号記録装置及び信号再生装置 |
US5821891A (en) * | 1996-12-26 | 1998-10-13 | Nokia Mobile Phones, Ltd. | Second order demodulator for sigma-delta digital to analog converter |
-
1997
- 1997-12-05 JP JP33607197A patent/JP3425344B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-04 US US09/205,365 patent/US6114981A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11168384A (ja) | 1999-06-22 |
US6114981A (en) | 2000-09-05 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 6 |
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