JP3425344B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 27
- 230000002159 abnormal effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/346—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases
- H03M3/348—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by suppressing active signals at predetermined times, e.g. muting, using non-overlapping clock phases using return-to-zero signals
-
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- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−デジタ
ル信号の変換に用いられ、高いＳ／Ｎ比を実現すること
ができるオーバーサンプリング形Ｄ／Ａ変換器に関し、
特に、その出力部に設けられたミュート回路に関する。
ル信号の変換に用いられ、高いＳ／Ｎ比を実現すること
ができるオーバーサンプリング形Ｄ／Ａ変換器に関し、
特に、その出力部に設けられたミュート回路に関する。
【０００２】
【従来の技術】従来、かかるオーバーサンプリングＤ／
Ａ変換器(以下、単にＤ／Ａ変換器という)として次のよ
うなものがある。図１３は、一般的なＤ／Ａ変換器の構
成を示す回路図である。図１３に示すように、Ｄ／Ａ変
換器１０１は、ΣΔ変調器１と、ＰＲＺ信号生成回路２
と、アナログフィルタ３とから構成されている。
Ａ変換器(以下、単にＤ／Ａ変換器という)として次のよ
うなものがある。図１３は、一般的なＤ／Ａ変換器の構
成を示す回路図である。図１３に示すように、Ｄ／Ａ変
換器１０１は、ΣΔ変調器１と、ＰＲＺ信号生成回路２
と、アナログフィルタ３とから構成されている。
【０００３】ΣΔ変調器１には、サンプリング周波数の
数十〜数百倍の周波数にオーバーサンプリングされたマ
ルチビットデジタル信号Ｄinが入力される。そして、Σ
Δ変調器１は、そのマルチビットデータを１ビットに量
子化し、ＮＲＺ信号(１ビット出力)ａを出力するように
なっている。ΣΔ変調器１としては、例えば図１４に示
すように、直列に接続された加算器４，５，６，７及び
量子化器８に対して、所定の箇所を遅延回路９，１０，
１１によりフィードバック系を構成する２次ΣΔ変調器
のシステムがある。
数十〜数百倍の周波数にオーバーサンプリングされたマ
ルチビットデジタル信号Ｄinが入力される。そして、Σ
Δ変調器１は、そのマルチビットデータを１ビットに量
子化し、ＮＲＺ信号(１ビット出力)ａを出力するように
なっている。ΣΔ変調器１としては、例えば図１４に示
すように、直列に接続された加算器４，５，６，７及び
量子化器８に対して、所定の箇所を遅延回路９，１０，
１１によりフィードバック系を構成する２次ΣΔ変調器
のシステムがある。
【０００４】ＰＲＺ信号生成回路２は、ΣΔ変調器１か
らＮＲＺ信号ａを入力し、ＰＲＺ信号ｂを生成する。こ
のＰＲＺ信号ｂの生成が行われるのは、上記ＮＲＺ信号
ａの出力形式ではパルス出力の立ち上がりと立ち下がり
の波形鈍りで２次高調波を多く発生してしまうからであ
る。ＰＲＺ信号生成回路２は、ΣΔ変調器１から入力さ
れるＮＲＺ信号ａとクロック信号ＣＫを入力し、ＲＺ信
号ｃを出力するＡＮＤ回路１２と、ＮＲＺ信号ａの反転
信号とクロック信号ＣＫを入力し、上記ＲＺ信号ｃの相
補的信号であるＲＺｎ信号ｄを出力するＮＡＮＤ回路１
３と、ＡＮＤ回路１２に直列に接続されるインバータ回
路１４及び抵抗１６と、ＮＡＮＤ回路１３に直列に接続
されるインバータ回路１５及び抵抗１７とから構成され
ている。そして、ＰＲＺ信号生成回路２は、上記ＲＺ信
号ｃとＲＺｎ信号ｄをアナログ加算してＰＲＺ信号ｂを
生成するようになっている。
らＮＲＺ信号ａを入力し、ＰＲＺ信号ｂを生成する。こ
のＰＲＺ信号ｂの生成が行われるのは、上記ＮＲＺ信号
ａの出力形式ではパルス出力の立ち上がりと立ち下がり
の波形鈍りで２次高調波を多く発生してしまうからであ
る。ＰＲＺ信号生成回路２は、ΣΔ変調器１から入力さ
れるＮＲＺ信号ａとクロック信号ＣＫを入力し、ＲＺ信
号ｃを出力するＡＮＤ回路１２と、ＮＲＺ信号ａの反転
信号とクロック信号ＣＫを入力し、上記ＲＺ信号ｃの相
補的信号であるＲＺｎ信号ｄを出力するＮＡＮＤ回路１
３と、ＡＮＤ回路１２に直列に接続されるインバータ回
路１４及び抵抗１６と、ＮＡＮＤ回路１３に直列に接続
されるインバータ回路１５及び抵抗１７とから構成され
ている。そして、ＰＲＺ信号生成回路２は、上記ＲＺ信
号ｃとＲＺｎ信号ｄをアナログ加算してＰＲＺ信号ｂを
生成するようになっている。
【０００５】アナログフィルタ３は、ＰＲＺ信号生成回
路２からＰＲＺ信号ｂを入力し、フィルタアンプ１８を
介してアナログデータＡoutを出力するようになってい
る。
路２からＰＲＺ信号ｂを入力し、フィルタアンプ１８を
介してアナログデータＡoutを出力するようになってい
る。
【０００６】なお、図１５は、上記クロック信号ＣＫ、
ＮＲＺ信号ａ、ＲＺ信号ｃ、ＲＺｎ信号ｄ及びＰＲＺ信
号ｂのタイミング関係を示すタイミングチャートであ
る。
ＮＲＺ信号ａ、ＲＺ信号ｃ、ＲＺｎ信号ｄ及びＰＲＺ信
号ｂのタイミング関係を示すタイミングチャートであ
る。
【０００７】ところで、上記Ｄ／Ａ変換器１０１には、
出力を一定ＤＣ値(通常は、中点電位)に固定してしまう
機能(以下、ミュート機能と呼ぶ)が要求されることが一
般的である。このミュート機能により、電源ＯＮ直後か
らリセットによりシステムが正常モードに入るまでの異
常音や、システムのモード切り替えなどで一時的にデジ
タル入力信号が異常になった時に発生する異常音を防止
することができる。また、ΣΔ変調器特有のゼロデータ
入力時における再量子化ノイズを上記ミュート機能で抑
え込むことにより、Ｓ／Ｎ値を向上させることができ
る。
出力を一定ＤＣ値(通常は、中点電位)に固定してしまう
機能(以下、ミュート機能と呼ぶ)が要求されることが一
般的である。このミュート機能により、電源ＯＮ直後か
らリセットによりシステムが正常モードに入るまでの異
常音や、システムのモード切り替えなどで一時的にデジ
タル入力信号が異常になった時に発生する異常音を防止
することができる。また、ΣΔ変調器特有のゼロデータ
入力時における再量子化ノイズを上記ミュート機能で抑
え込むことにより、Ｓ／Ｎ値を向上させることができ
る。
【０００８】このミュート機能を実現するものとして、
例えば、図１６に示すように、図１３のＰＲＺ信号生成
回路２にゲート１９を加えた構成となっているＤ／Ａ変
換器１０２がある。ゲート１９は、ＮＡＮＤ回路２０と
ＡＮＤ回路２１とから構成されている。そして、ＮＡＮ
Ｄ回路２０はミュート信号ＭＵＴＥの反転信号とＲＺ信
号ｃの反転信号を入力し、ＲＺｍ信号ｅを出力する一
方、ＡＮＤ回路２１はミュート信号ＭＵＴＥの反転信号
とＲＺｎ信号ｄを入力し、ＲＺｎｍ信号ｆを出力する。
ミュート信号ＭＵＴＥが“Ｌ”レベルの時(すなわち、
ミュート信号ＭＵＴＥの反転信号が“Ｈ”レベルの時)
には、ＮＡＮＤ回路２０、ＡＮＤ回路２１は共にそれぞ
れが入力するＲＺ信号ｃ、ＲＺｎ信号ｄをそのままＲＺ
ｍ信号ｅ、ＲＺｎｍ信号ｆとして出力する。一方、ミュ
ート信号ＭＵＴＥが“Ｈ”レベルの時(すなわち、ミュ
ート信号ＭＵＴＥの反転信号が“Ｌ”レベルの時)に
は、ＮＡＮＤ回路２０、ＡＮＤ回路２１は共にそれぞれ
が入力するＲＺ信号ｃ、ＲＺｎ信号ｄの値の如何に関わ
らずＲＺｍ信号ｅを電源電圧ＶＤＤに、ＲＺｎｍ信号ｆ
を接地電圧ＧＮＤにそれぞれ固定し、それにより、これ
ら２つのアナログ加算の結果であるＰＲＺ信号ｂ、すな
わちアナログデータＡoutが中点電位に固定されること
になる。
例えば、図１６に示すように、図１３のＰＲＺ信号生成
回路２にゲート１９を加えた構成となっているＤ／Ａ変
換器１０２がある。ゲート１９は、ＮＡＮＤ回路２０と
ＡＮＤ回路２１とから構成されている。そして、ＮＡＮ
Ｄ回路２０はミュート信号ＭＵＴＥの反転信号とＲＺ信
号ｃの反転信号を入力し、ＲＺｍ信号ｅを出力する一
方、ＡＮＤ回路２１はミュート信号ＭＵＴＥの反転信号
とＲＺｎ信号ｄを入力し、ＲＺｎｍ信号ｆを出力する。
ミュート信号ＭＵＴＥが“Ｌ”レベルの時(すなわち、
ミュート信号ＭＵＴＥの反転信号が“Ｈ”レベルの時)
には、ＮＡＮＤ回路２０、ＡＮＤ回路２１は共にそれぞ
れが入力するＲＺ信号ｃ、ＲＺｎ信号ｄをそのままＲＺ
ｍ信号ｅ、ＲＺｎｍ信号ｆとして出力する。一方、ミュ
ート信号ＭＵＴＥが“Ｈ”レベルの時(すなわち、ミュ
ート信号ＭＵＴＥの反転信号が“Ｌ”レベルの時)に
は、ＮＡＮＤ回路２０、ＡＮＤ回路２１は共にそれぞれ
が入力するＲＺ信号ｃ、ＲＺｎ信号ｄの値の如何に関わ
らずＲＺｍ信号ｅを電源電圧ＶＤＤに、ＲＺｎｍ信号ｆ
を接地電圧ＧＮＤにそれぞれ固定し、それにより、これ
ら２つのアナログ加算の結果であるＰＲＺ信号ｂ、すな
わちアナログデータＡoutが中点電位に固定されること
になる。
【０００９】なお、図１７は、上記クロック信号ＣＫ、
ＮＲＺ信号ａ、ＲＺｍ信号ｅ、ＲＺｎｍ信号ｆ、ＰＲＺ
信号ｂ及びミュート信号ＭＵＴＥのタイミング関係を示
すタイミングチャートである。
ＮＲＺ信号ａ、ＲＺｍ信号ｅ、ＲＺｎｍ信号ｆ、ＰＲＺ
信号ｂ及びミュート信号ＭＵＴＥのタイミング関係を示
すタイミングチャートである。
【００１０】上記図１６に示した構成に対して、例えば
図１８に示すように、フィルタアンプ１８の帰還抵抗を
短絡させるアナログスイッチ２２を設け、それにより、
フィルタアンプ１８から出力されるアナログデータＡou
tを中点電位に固定するＤ／Ａ変換器１０３がある。ア
ナログスイッチ２２としては、例えば、図１９に示すよ
うに、ｐｃｈＭＯＳトランジスタとｎｃｈＭＯＳトラン
ジスタとから構成されるトランスミッションゲートを用
いることができる。この構成のトランスミッションゲー
トは、対称な双方向特性が得られると共に、信号が通過
する際に生じる信号電圧の損失がないという特徴を有す
るものである。このトランスミッションゲートでは、ミ
ュート信号ＭＵＴＥが“Ｈ”レベルの時に両方のトラン
ジスタがオン状態となり、スイッチとしては閉状態とな
る。一方、ミュート信号ＭＵＴＥが“Ｌ”レベルの時に
は両方のトランジスタがオフ状態となり、スイッチとし
ては開状態となる。
図１８に示すように、フィルタアンプ１８の帰還抵抗を
短絡させるアナログスイッチ２２を設け、それにより、
フィルタアンプ１８から出力されるアナログデータＡou
tを中点電位に固定するＤ／Ａ変換器１０３がある。ア
ナログスイッチ２２としては、例えば、図１９に示すよ
うに、ｐｃｈＭＯＳトランジスタとｎｃｈＭＯＳトラン
ジスタとから構成されるトランスミッションゲートを用
いることができる。この構成のトランスミッションゲー
トは、対称な双方向特性が得られると共に、信号が通過
する際に生じる信号電圧の損失がないという特徴を有す
るものである。このトランスミッションゲートでは、ミ
ュート信号ＭＵＴＥが“Ｈ”レベルの時に両方のトラン
ジスタがオン状態となり、スイッチとしては閉状態とな
る。一方、ミュート信号ＭＵＴＥが“Ｌ”レベルの時に
は両方のトランジスタがオフ状態となり、スイッチとし
ては開状態となる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記図
１６、図１８のＤ／Ａ変換器のミュート方法には、次に
述べるような問題点があった。
１６、図１８のＤ／Ａ変換器のミュート方法には、次に
述べるような問題点があった。
【００１２】図１６、図１８に示すΣΔ変調器１では、
０データ付近のデータを入力した場合、図２０に示すよ
うに、アイドリングパターンを発生し、大きなビートを
出してしまうという欠点を持っていることが知られてい
る(J.C.Candy“A Use of Double Integration in Sigm
a Delta Modulation”IEEE Trans. Commun.,vol.COM-3
3,pp.249-258,March 1985)。そのため、通常、図２１に
示すように、ΣΔ変調器１の入力データにＤＣオフセッ
ト値を予め加算して入力する方法が採用されている。
０データ付近のデータを入力した場合、図２０に示すよ
うに、アイドリングパターンを発生し、大きなビートを
出してしまうという欠点を持っていることが知られてい
る(J.C.Candy“A Use of Double Integration in Sigm
a Delta Modulation”IEEE Trans. Commun.,vol.COM-3
3,pp.249-258,March 1985)。そのため、通常、図２１に
示すように、ΣΔ変調器１の入力データにＤＣオフセッ
ト値を予め加算して入力する方法が採用されている。
【００１３】ところが、このＤＣオフセット値は必然的
にＤ／Ａ変換器の出力にも現れることになる。そして、
この出力に現れるＤＣオフセット電圧は、上記方法でミ
ュート機能がＯＮ／ＯＦＦされる度に、出力ＤＣ電位を
変動させてしまう。そのため、大きなボツ音が発生して
しまうことになるのである。
にＤ／Ａ変換器の出力にも現れることになる。そして、
この出力に現れるＤＣオフセット電圧は、上記方法でミ
ュート機能がＯＮ／ＯＦＦされる度に、出力ＤＣ電位を
変動させてしまう。そのため、大きなボツ音が発生して
しまうことになるのである。
【００１４】次に、上記出力ＤＣ電位の変動、すなわち
ボツ音の発生原因についてさらに説明する。なお、ここ
では、上記図１６のＤ／Ａ変換器１０２を例として説明
する。
ボツ音の発生原因についてさらに説明する。なお、ここ
では、上記図１６のＤ／Ａ変換器１０２を例として説明
する。
【００１５】ΣΔ変調器１に０データが入力されると、
その出力であるＮＲＺ信号ａは２分の１の確率で“１”
(ＶＤＤ)または“０”(ＧＮＤ)となる。そして、図１７
から明らかなように、ＲＺｍ信号ｅ(ＲＺ信号ｃ)は４分
の１の確率で“１”(ＶＤＤ)となることがわかる。従っ
て、ＲＺｍ信号ｅの平均ＤＣ電位はＶＤＤ／４となる。
この値に上述したＤＣオフセット電圧Ｖｏｓが加わった
値がインバータ回路１４(正確には、ＮＡＮＤ回路２０
及びインバータ回路１４)を介して抵抗１６に出力され
ることになる。そして、その値平均ＤＣ電圧ｅ１は、次
式で与えられる。
その出力であるＮＲＺ信号ａは２分の１の確率で“１”
(ＶＤＤ)または“０”(ＧＮＤ)となる。そして、図１７
から明らかなように、ＲＺｍ信号ｅ(ＲＺ信号ｃ)は４分
の１の確率で“１”(ＶＤＤ)となることがわかる。従っ
て、ＲＺｍ信号ｅの平均ＤＣ電位はＶＤＤ／４となる。
この値に上述したＤＣオフセット電圧Ｖｏｓが加わった
値がインバータ回路１４(正確には、ＮＡＮＤ回路２０
及びインバータ回路１４)を介して抵抗１６に出力され
ることになる。そして、その値平均ＤＣ電圧ｅ１は、次
式で与えられる。
【数１】
ｅ１＝(３／４)ＶＤＤ−Ｖｏｓ・・・・・(１)
一方、インバータ回路１５から抵抗１７に出力される平
均ＤＣ電圧ｅ２は、上記ｅ１と同様に考えれば次式で与
えられる。
均ＤＣ電圧ｅ２は、上記ｅ１と同様に考えれば次式で与
えられる。
【００１６】
【数２】
ｅ２＝(１／４)ＶＤＤ−Ｖｏｓ・・・・・(２)
図２２は、０データが入力された場合におけるＰＲＺ信
号ｂのＤＣ電位の等価回路を示す図である。図２２(ａ)
に示すｅ１、ｅ２が上記で求めたものである。ここで、
図２２(ａ)に対してノートンの定理を適用すると、(ｂ)
に変換される。同様にして、順次ノートンの定理を適用
すれば最終的には(ｄ)の等価回路が得られる。従って、
(ｄ)からわかるように、２つの抵抗(抵抗１６及び抵抗
１７)の加算点から見た等価回路の平均ＤＣ電位ｅ３は
次式で与えられる。
号ｂのＤＣ電位の等価回路を示す図である。図２２(ａ)
に示すｅ１、ｅ２が上記で求めたものである。ここで、
図２２(ａ)に対してノートンの定理を適用すると、(ｂ)
に変換される。同様にして、順次ノートンの定理を適用
すれば最終的には(ｄ)の等価回路が得られる。従って、
(ｄ)からわかるように、２つの抵抗(抵抗１６及び抵抗
１７)の加算点から見た等価回路の平均ＤＣ電位ｅ３は
次式で与えられる。
【００１７】
【数３】
ｅ３＝(１／２)ＶＤＤ−Ｖｏｓ・・・・・(３)
上記(３)式から、フィルタアンプ１８の出力の電圧ｅｏ
は、図２３に示すように、次式で与えられる。
は、図２３に示すように、次式で与えられる。
【００１８】
【数４】
ｅｏ＝(１／２)ＶＤＤ＋Ａ・Ｖｏｓ・・・・・(４)
ここで、Ａ＝Ｒｏ／Ｒｉ'
次に、ミュート機能がＯＮした場合には、ＲＺ信号ｃ
(ＲＺｍ信号ｅ)は“１”(ＶＤＤ)となり、ＲＺｎ信号ｄ
(ＲＺｎｍ信号ｆ)は“０”(ＧＮＤ)となる。すなわち、
インバータ回路１４の出力ｅ１１は“０”(ＧＮＤ)とな
り、インバータ回路１５の出力ｅ１２は“１”(ＶＤＤ)
となる。図２４(ａ)に示すｅ１１、ｅ１２が上記で求め
たものである。ここで、上記と同様に、図２４(ａ)に対
してノートンの定理を適用すると、(ｂ)に変換される。
従って、(ｂ)からわかるように、２つの抵抗の加算点か
ら見た等価回路の平均ＤＣ電位ｅ１３は次式で与えられ
る。
(ＲＺｍ信号ｅ)は“１”(ＶＤＤ)となり、ＲＺｎ信号ｄ
(ＲＺｎｍ信号ｆ)は“０”(ＧＮＤ)となる。すなわち、
インバータ回路１４の出力ｅ１１は“０”(ＧＮＤ)とな
り、インバータ回路１５の出力ｅ１２は“１”(ＶＤＤ)
となる。図２４(ａ)に示すｅ１１、ｅ１２が上記で求め
たものである。ここで、上記と同様に、図２４(ａ)に対
してノートンの定理を適用すると、(ｂ)に変換される。
従って、(ｂ)からわかるように、２つの抵抗の加算点か
ら見た等価回路の平均ＤＣ電位ｅ１３は次式で与えられ
る。
【数５】
ｅ１３＝(１／２)ＶＤＤ・・・・・(５)
従って、上記(３)式、(５)式から、図２５に示すよう
に、ミュート機能のＯＮ／ＯＦＦにより、出力ＤＣ電位
の変動、すなわちボツ音の発生が生じることになる。
に、ミュート機能のＯＮ／ＯＦＦにより、出力ＤＣ電位
の変動、すなわちボツ音の発生が生じることになる。
【００１９】なお、上記Ｖｏｓは、ΣΔ変調器の入力デ
ジタル信号に加えられるデジタル値に換算した場合、そ
のＦＳ値(フルスケール値)がＶＤＤ／４に対応すること
から、その換算値Ｖｏｓ'は次式で与えられる。下記
(６)式で与えられる換算値が、図２０に示すように、ビ
ートの出る領域から外れていればビート音の発生を防止
することができる。
ジタル信号に加えられるデジタル値に換算した場合、そ
のＦＳ値(フルスケール値)がＶＤＤ／４に対応すること
から、その換算値Ｖｏｓ'は次式で与えられる。下記
(６)式で与えられる換算値が、図２０に示すように、ビ
ートの出る領域から外れていればビート音の発生を防止
することができる。
【００２０】
【数６】
Ｖｏｓ'＝(４Ｖｏｓ／ＶＤＤ)・ＦＳ値・・・・・(６)
本発明は、上記事情に鑑みて成されたものであり、その
目的は、アナログ出力の変動を招くことなく、ミュート
機能を実現することができるＤ／Ａ変換器を提供するこ
とにある。
目的は、アナログ出力の変動を招くことなく、ミュート
機能を実現することができるＤ／Ａ変換器を提供するこ
とにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、ＤＣオフセットが加えられ
たマルチビットデジタル信号を入力し、１ビットの第１
のデジタル信号を出力するΣΔ変調器と、第１のデジタ
ル信号と所定のクロック信号を入力し、２つの信号のＡ
ＮＤをとった第２のデジタル信号と、第１のデジタル信
号とクロック信号の反転信号とのＯＲをとった第３のデ
ジタル信号を生成し、第２のデジタル信号と第３のデジ
タル信号とを加算し、第４のデジタル信号を出力する信
号生成回路と、第４のデジタル信号を入力し、アナログ
信号を出力するアナログフィルタとを具備するＤ／Ａ変
換器であって、第２のデジタル信号を第１の電位、第３
のデジタル信号を第２の電位とすることにより、第４の
デジタル信号を所定の電位に固定するミュート機能を備
えたＤ／Ａ変換器において、第２のデジタル信号と前記
第３のデジタル信号とは、所定の割合でアナログ加算さ
れることを特徴とするＤ／Ａ変換器であることを要旨と
する。
に、本発明の第１の特徴は、ＤＣオフセットが加えられ
たマルチビットデジタル信号を入力し、１ビットの第１
のデジタル信号を出力するΣΔ変調器と、第１のデジタ
ル信号と所定のクロック信号を入力し、２つの信号のＡ
ＮＤをとった第２のデジタル信号と、第１のデジタル信
号とクロック信号の反転信号とのＯＲをとった第３のデ
ジタル信号を生成し、第２のデジタル信号と第３のデジ
タル信号とを加算し、第４のデジタル信号を出力する信
号生成回路と、第４のデジタル信号を入力し、アナログ
信号を出力するアナログフィルタとを具備するＤ／Ａ変
換器であって、第２のデジタル信号を第１の電位、第３
のデジタル信号を第２の電位とすることにより、第４の
デジタル信号を所定の電位に固定するミュート機能を備
えたＤ／Ａ変換器において、第２のデジタル信号と前記
第３のデジタル信号とは、所定の割合でアナログ加算さ
れることを特徴とするＤ／Ａ変換器であることを要旨と
する。
【００２２】従って、本発明の第１の特徴に係るＤ／Ａ
変換器によれば、第２のデジタル信号と第３のデジタル
信号とを所定の割合でアンバランスにアナログ加算する
ようにしたので、ΣΔ変調器に加えられたＤＣオフセッ
トはアナログ的にキャンセルされ、それによりアナログ
フィルタから出力されるアナログ信号のＤＣ値はミュー
ト機能のＯＮ／ＯＦＦ時においても変動することはなく
なる。
変換器によれば、第２のデジタル信号と第３のデジタル
信号とを所定の割合でアンバランスにアナログ加算する
ようにしたので、ΣΔ変調器に加えられたＤＣオフセッ
トはアナログ的にキャンセルされ、それによりアナログ
フィルタから出力されるアナログ信号のＤＣ値はミュー
ト機能のＯＮ／ＯＦＦ時においても変動することはなく
なる。
【００２３】本発明の第２の特徴は、ＤＣオフセットが
加えられたマルチビットデジタル信号を入力し、１ビッ
トの第１のデジタル信号を出力するΣΔ変調器と、第１
のデジタル信号と所定のクロック信号を入力し、２つの
信号のＡＮＤをとった第２のデジタル信号と、第１のデ
ジタル信号とクロック信号の反転信号とのＯＲをとった
第３のデジタル信号を生成し、第２のデジタル信号と第
３のデジタル信号とを加算し、第４のデジタル信号を出
力する信号生成回路と、第４のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
Ｄ／Ａ変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第４のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第２のデジタル信号を第
１の電位、第３のデジタル信号を第２の電位として、第
１の電位と第２の電位とが所定の割合でアナログ加算さ
れた場合に第４のデジタル信号を所定の電位に固定する
Ｄ／Ａ変換器るＤ／Ａ変換器であることを要旨とする。
加えられたマルチビットデジタル信号を入力し、１ビッ
トの第１のデジタル信号を出力するΣΔ変調器と、第１
のデジタル信号と所定のクロック信号を入力し、２つの
信号のＡＮＤをとった第２のデジタル信号と、第１のデ
ジタル信号とクロック信号の反転信号とのＯＲをとった
第３のデジタル信号を生成し、第２のデジタル信号と第
３のデジタル信号とを加算し、第４のデジタル信号を出
力する信号生成回路と、第４のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
Ｄ／Ａ変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第４のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第２のデジタル信号を第
１の電位、第３のデジタル信号を第２の電位として、第
１の電位と第２の電位とが所定の割合でアナログ加算さ
れた場合に第４のデジタル信号を所定の電位に固定する
Ｄ／Ａ変換器るＤ／Ａ変換器であることを要旨とする。
【００２４】従って、本発明の第２の特徴に係るＤ／Ａ
変換器によれば、アナログフィルタの基準電位を第４の
デジタル信号の平均電位としたので、ミュート機能のＯ
Ｎ／ＯＦＦ時いずれの場合でもアナログフィルタから出
力されるアナログ信号のＤＣ値は第４のデジタル信号の
平均電位となり、それによりアナログフィルタから出力
されるアナログ信号のＤＣ値はミュート機能のＯＮ／Ｏ
ＦＦ時においても変動することはなくなる。
変換器によれば、アナログフィルタの基準電位を第４の
デジタル信号の平均電位としたので、ミュート機能のＯ
Ｎ／ＯＦＦ時いずれの場合でもアナログフィルタから出
力されるアナログ信号のＤＣ値は第４のデジタル信号の
平均電位となり、それによりアナログフィルタから出力
されるアナログ信号のＤＣ値はミュート機能のＯＮ／Ｏ
ＦＦ時においても変動することはなくなる。
【００２５】本発明の第３の特徴は、ＤＣオフセットが
加えられたマルチビットデジタル信号を入力し、１ビッ
トの第１のデジタル信号を出力するΣΔ変調器と、第１
のデジタル信号と所定のクロック信号を入力し、２つの
信号のＡＮＤをとった第２のデジタル信号と、第１のデ
ジタル信号とクロック信号の反転信号とのＯＲをとった
第３のデジタル信号を生成し、第２のデジタル信号と第
３のデジタル信号とを加算し、第４のデジタル信号を出
力する信号生成回路と、第４のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
Ｄ／Ａ変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第４のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第２のデジタル信号を第
１の電位、第３のデジタル信号を第２の電位として、第
１の電位と第２の電位とが所定の割合でアナログ加算さ
れた場合に第４のデジタル信号を所定の電位に固定し、
アナログ加算は、帰還抵抗の短絡の開始後に開始し、帰
還抵抗の短絡の終了後に終了するＤ／Ａ変換器であるこ
とを要旨とする。
加えられたマルチビットデジタル信号を入力し、１ビッ
トの第１のデジタル信号を出力するΣΔ変調器と、第１
のデジタル信号と所定のクロック信号を入力し、２つの
信号のＡＮＤをとった第２のデジタル信号と、第１のデ
ジタル信号とクロック信号の反転信号とのＯＲをとった
第３のデジタル信号を生成し、第２のデジタル信号と第
３のデジタル信号とを加算し、第４のデジタル信号を出
力する信号生成回路と、第４のデジタル信号を入力し、
アナログ信号を出力するアナログフィルタとを具備する
Ｄ／Ａ変換器であって、アナログフィルタを構成し、帰
還抵抗が短絡された場合にアナログ信号を所定の電位に
固定するフィルタアンプと、第４のデジタル信号の平均
電位を生成し、基準電位としてフィルタアンプに供給す
る基準電位生成回路とを備え、第２のデジタル信号を第
１の電位、第３のデジタル信号を第２の電位として、第
１の電位と第２の電位とが所定の割合でアナログ加算さ
れた場合に第４のデジタル信号を所定の電位に固定し、
アナログ加算は、帰還抵抗の短絡の開始後に開始し、帰
還抵抗の短絡の終了後に終了するＤ／Ａ変換器であるこ
とを要旨とする。
【００２６】従って、本発明の第３の特徴に係るＤ／Ａ
変換器では、第１の特徴に係るミュート機能と第２の特
徴に係るミュート機能それぞれの欠点を補い合ったより
高性能なミュート機能を提供することができる。すなわ
ち、第１の特徴に係るＤ／Ａ変換器では、１ビット出力
に対するミュート機能であるため、ΣΔ変調器特有の再
量子化ノイズに起因するクリック音がミュート機能のＯ
Ｎ／ＯＦＦ時に発生してしまう。一方、第２の特徴に係
るＤ／Ａ変換器では、フィルタアンプの帰還抵抗を短絡
することでミュートを行うので、信号生成回路から出力
される第４のデジタル信号を完全に遮断することができ
ない。これに対して、第３の特徴に係るＤ／Ａ変換器で
は、ミュート機能のＯＮ時には、最初に第２のミュート
機能をＯＮし、その後第１のミュート機能をＯＮすると
共に、ミュート機能のＯＦＦ時には、最初に第１のミュ
ート機能をＯＦＦとし、その後第２のミュート機能をＯ
ＦＦとすることで、クリック音の発生を防止しつつ、第
４のデジタル信号を完全に遮断することが可能となる。
変換器では、第１の特徴に係るミュート機能と第２の特
徴に係るミュート機能それぞれの欠点を補い合ったより
高性能なミュート機能を提供することができる。すなわ
ち、第１の特徴に係るＤ／Ａ変換器では、１ビット出力
に対するミュート機能であるため、ΣΔ変調器特有の再
量子化ノイズに起因するクリック音がミュート機能のＯ
Ｎ／ＯＦＦ時に発生してしまう。一方、第２の特徴に係
るＤ／Ａ変換器では、フィルタアンプの帰還抵抗を短絡
することでミュートを行うので、信号生成回路から出力
される第４のデジタル信号を完全に遮断することができ
ない。これに対して、第３の特徴に係るＤ／Ａ変換器で
は、ミュート機能のＯＮ時には、最初に第２のミュート
機能をＯＮし、その後第１のミュート機能をＯＮすると
共に、ミュート機能のＯＦＦ時には、最初に第１のミュ
ート機能をＯＦＦとし、その後第２のミュート機能をＯ
ＦＦとすることで、クリック音の発生を防止しつつ、第
４のデジタル信号を完全に遮断することが可能となる。
【００２７】
【発明の実施の形態】以下、本発明を具体化した実施の
形態について図面を用いて説明する。図１は、本発明の
第１の実施の形態に係るＤ／Ａ変換器の構成を示す回路
図である。なお、従来と同一部分には同一符号が付して
ある。
形態について図面を用いて説明する。図１は、本発明の
第１の実施の形態に係るＤ／Ａ変換器の構成を示す回路
図である。なお、従来と同一部分には同一符号が付して
ある。
【００２８】図１に示すように、第１の実施の形態に係
るＤ／Ａ変換器１０４は、上記図１６に示した従来のＤ
／Ａ変換器１０２と同様、ΣΔ変調器１と、ＰＲＺ信号
生成回路２と、アナログフィルタ３とから構成されてい
る。そして、上記図１６と同様、ＰＲＺ信号生成回路２
に、一の入力をミュート信号ＭＵＴＥの反転信号とし、
他の一の入力をそれぞれＲＺ信号ｃ、ＲＺｎ信号ｄとす
るＡＮＤ回路２０及びＮＡＮＤ回路２１が設けられてい
る。なお、それぞれの動作については従来技術と同一な
ので、ここでは省略する。
るＤ／Ａ変換器１０４は、上記図１６に示した従来のＤ
／Ａ変換器１０２と同様、ΣΔ変調器１と、ＰＲＺ信号
生成回路２と、アナログフィルタ３とから構成されてい
る。そして、上記図１６と同様、ＰＲＺ信号生成回路２
に、一の入力をミュート信号ＭＵＴＥの反転信号とし、
他の一の入力をそれぞれＲＺ信号ｃ、ＲＺｎ信号ｄとす
るＡＮＤ回路２０及びＮＡＮＤ回路２１が設けられてい
る。なお、それぞれの動作については従来技術と同一な
ので、ここでは省略する。
【００２９】上記構成である第１の実施の形態に係るＤ
／Ａ変換器１０４が図１６に示す従来のＤ／Ａ変換器１
０２と異なる点は、インバータ回路１４及び１５それぞ
れに接続される抵抗がアンバランスに配置されている点
であり、この点がまさに本発明の特徴部分である。以
下、この特徴部分について詳細に説明する。
／Ａ変換器１０４が図１６に示す従来のＤ／Ａ変換器１
０２と異なる点は、インバータ回路１４及び１５それぞ
れに接続される抵抗がアンバランスに配置されている点
であり、この点がまさに本発明の特徴部分である。以
下、この特徴部分について詳細に説明する。
【００３０】図１に示すように、第１の実施の形態に係
るＤ／Ａ変換器１０４のＰＲＺ信号生成回路２では、イ
ンバータ回路１４に接続される抵抗が抵抗１６ａと抵抗
１６ｂの直列抵抗、インバータ回路１１５に接続される
抵抗が抵抗１７ａとなっている。さらに、その抵抗値の
関係は、図１６に示した従来のＤ／Ａ変換器１０２のＰ
ＲＺ信号生成回路２の抵抗１６及び１７の抵抗値を例え
ばＲｉとおけば、上記抵抗１６ａ及び１７ａの抵抗値を
Ｒｉ−ｒ、抵抗１６ｂの抵抗値を２ｒとし、トータルの
等価抵抗の抵抗値がほぼＲｉ／２となるように設定して
ある。
るＤ／Ａ変換器１０４のＰＲＺ信号生成回路２では、イ
ンバータ回路１４に接続される抵抗が抵抗１６ａと抵抗
１６ｂの直列抵抗、インバータ回路１１５に接続される
抵抗が抵抗１７ａとなっている。さらに、その抵抗値の
関係は、図１６に示した従来のＤ／Ａ変換器１０２のＰ
ＲＺ信号生成回路２の抵抗１６及び１７の抵抗値を例え
ばＲｉとおけば、上記抵抗１６ａ及び１７ａの抵抗値を
Ｒｉ−ｒ、抵抗１６ｂの抵抗値を２ｒとし、トータルの
等価抵抗の抵抗値がほぼＲｉ／２となるように設定して
ある。
【００３１】次に、このアンバランスに配置された抵抗
の効果について説明する。なお、ここでの説明において
も、図２１で説明したＤＣオフセットがΣΔ変調器１に
入力されるデジタル信号に加えられているものとする。
の効果について説明する。なお、ここでの説明において
も、図２１で説明したＤＣオフセットがΣΔ変調器１に
入力されるデジタル信号に加えられているものとする。
【００３２】まず、ミュート機能がＯＦＦの場合、従来
技術と同様、ΣΔ変調器１に０データが入力されると、
その出力であるＮＲＺ信号は２分の１の確率で“１”
(ＶＤＤ)または“０”(ＧＮＤ)となる。そして、ＲＺｍ
信号ｅ(ＲＺ信号ｃ)は４分の１の確率で“１”(ＶＤＤ)
となる。従って、ＲＺｍ信号ｅの平均ＤＣ電位はＶＤＤ
／４となる。この値に上述したＤＣオフセット電圧Ｖｏ
ｓが加わった値がインバータ回路１４を介して抵抗１６
ａ及び１６ｂに出力されることになる。そして、その平
均ＤＣ電圧Ｅ１は、次式で与えられる。
技術と同様、ΣΔ変調器１に０データが入力されると、
その出力であるＮＲＺ信号は２分の１の確率で“１”
(ＶＤＤ)または“０”(ＧＮＤ)となる。そして、ＲＺｍ
信号ｅ(ＲＺ信号ｃ)は４分の１の確率で“１”(ＶＤＤ)
となる。従って、ＲＺｍ信号ｅの平均ＤＣ電位はＶＤＤ
／４となる。この値に上述したＤＣオフセット電圧Ｖｏ
ｓが加わった値がインバータ回路１４を介して抵抗１６
ａ及び１６ｂに出力されることになる。そして、その平
均ＤＣ電圧Ｅ１は、次式で与えられる。
【００３３】
【数７】
Ｅ１＝(３／４)ＶＤＤ−Ｖｏｓ・・・・・(７)
一方、インバータ回路１５から抵抗１７ａに出力される
平均ＤＣ電圧Ｅ２は、上記Ｅ１と同様に考えれば次式で
与えられる。
平均ＤＣ電圧Ｅ２は、上記Ｅ１と同様に考えれば次式で
与えられる。
【００３４】
【数８】
Ｅ２＝(１／４)ＶＤＤ−Ｖｏｓ・・・・・(８)
図２は、第１の実施の形態に係るＤ／Ａ変換器１０４の
ΣΔ変調器１に０データが入力された場合のＰＲＺ信号
のＤＣ電位の等価回路を示す図である。図２(ａ)に示す
Ｅ１、Ｅ２が上記で求めたものである。ここで、従来同
様、図２(ａ)に対してノートンの定理を適用すると、図
２(ｂ)に変換される。同様にして、順次ノートンの定理
を適用すれば最終的には図２(ｄ)の等価回路が得られ
る。従って、図２(ｄ)からわかるように、抵抗の加算点
から見た等価回路の平均ＤＣ電位Ｅ３は次式で与えられ
る。
ΣΔ変調器１に０データが入力された場合のＰＲＺ信号
のＤＣ電位の等価回路を示す図である。図２(ａ)に示す
Ｅ１、Ｅ２が上記で求めたものである。ここで、従来同
様、図２(ａ)に対してノートンの定理を適用すると、図
２(ｂ)に変換される。同様にして、順次ノートンの定理
を適用すれば最終的には図２(ｄ)の等価回路が得られ
る。従って、図２(ｄ)からわかるように、抵抗の加算点
から見た等価回路の平均ＤＣ電位Ｅ３は次式で与えられ
る。
【００３５】
【数９】
Ｅ３＝(１／２)ＶＤＤ−Ｖｏｓ−(α／４)ＶＤＤ・・・・・(９)
一方、等価抵抗Ｒ１は、上記で設定した値を用いると、
次式で与えられる。
次式で与えられる。
【００３６】
【数１０】
Ｒ１＝(Ｒｉ／２)・(１−α2)・・・・・(１０)
ここで、α＝ｒ／Ｒｉ
一方、ミュート機能がＯＮの場合には、従来同様、ＲＺ
信号ｃ(ＲＺｍ信号ｅ)は“１”(ＶＤＤ)となり、ＲＺｎ
信号ｄ(ＲＺｎｍ信号ｆ)は“０”(ＧＮＤ)となる。すな
わち、インバータ回路１４の出力Ｅ１１は“０”(ＧＮ
Ｄ)となり、インバータ回路１５の出力Ｅ１２は“１”
(ＶＤＤ)となる。図３に示すＥ１１、Ｅ１２が上記で求
めたものである。ここで、上記と同様に、図３(ａ)に対
してノートンの定理を適用すると、図３(ｂ)に変換され
る。従って、図３(ｂ)からわかるように、２つの抵抗の
加算点から見た等価回路の平均ＤＣ電位Ｅ１３は次式で
与えられる。
信号ｃ(ＲＺｍ信号ｅ)は“１”(ＶＤＤ)となり、ＲＺｎ
信号ｄ(ＲＺｎｍ信号ｆ)は“０”(ＧＮＤ)となる。すな
わち、インバータ回路１４の出力Ｅ１１は“０”(ＧＮ
Ｄ)となり、インバータ回路１５の出力Ｅ１２は“１”
(ＶＤＤ)となる。図３に示すＥ１１、Ｅ１２が上記で求
めたものである。ここで、上記と同様に、図３(ａ)に対
してノートンの定理を適用すると、図３(ｂ)に変換され
る。従って、図３(ｂ)からわかるように、２つの抵抗の
加算点から見た等価回路の平均ＤＣ電位Ｅ１３は次式で
与えられる。
【００３７】
【数１１】
Ｅ１３＝(１／２)ＶＤＤ−(α／２)ＶＤＤ・・・・・(１１)
上述したように、ボツ音の発生はミュート機能のＯＮ／
ＯＦＦによる出力ＤＣ電位の変動が引き起こすものであ
る。従って、上記で求めた、ミュート機能がＯＦＦの場
合の平均ＤＣ電位Ｅ３とミュート機能がＯＮの場合の平
均ＤＣ電位Ｅ１３とを一致させれば、ミュート機能のＯ
Ｎ／ＯＦＦによる出力ＤＣ電位の変動はなくなり、ボツ
音の発生を抑制することが可能となる。
ＯＦＦによる出力ＤＣ電位の変動が引き起こすものであ
る。従って、上記で求めた、ミュート機能がＯＦＦの場
合の平均ＤＣ電位Ｅ３とミュート機能がＯＮの場合の平
均ＤＣ電位Ｅ１３とを一致させれば、ミュート機能のＯ
Ｎ／ＯＦＦによる出力ＤＣ電位の変動はなくなり、ボツ
音の発生を抑制することが可能となる。
【００３８】上記(９)式、(１１)式からＥ３＝Ｅ１３と
おけば、
おけば、
【数１２】
(１／２)ＶＤＤ−Ｖｏｓ−(α／４)ＶＤＤ
＝(１／２)ＶＤＤ−(α／２)ＶＤＤ・・・・・(１２)
となる。上記(１２)式をｒについて解けば、
【数１３】
ｒ＝４Ｖｏｓ・(Ｒｉ／ＶＤＤ)・・・・・(１３)
となる。
【００３９】以上のことから、上記(１３)式を満足する
ようなｒを選択し、インバータ回路１１４及び１１５に
接続される抵抗をアンバランスに配置することで、ミュ
ート機能のＯＮ／ＯＦＦによる出力ＤＣ電位の変動を防
止することができ、それにより、ボツ音の発生をなくす
ることができる。
ようなｒを選択し、インバータ回路１１４及び１１５に
接続される抵抗をアンバランスに配置することで、ミュ
ート機能のＯＮ／ＯＦＦによる出力ＤＣ電位の変動を防
止することができ、それにより、ボツ音の発生をなくす
ることができる。
【００４０】次に、本発明の第２の実施の形態について
説明する。図４は、本発明の第２の実施の形態に係るＤ
／Ａ変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
説明する。図４は、本発明の第２の実施の形態に係るＤ
／Ａ変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
【００４１】本実施の形態に係るＤ／Ａ変換器１０５
は、上記図１に示した第１の実施の形態に係るＤ／Ａ変
換器１０４のＰＲＺ信号生成回路２のＲＺ信号ｃとＲＺ
ｎ信号ｄとを入れ替えた構成となっているものである。
は、上記図１に示した第１の実施の形態に係るＤ／Ａ変
換器１０４のＰＲＺ信号生成回路２のＲＺ信号ｃとＲＺ
ｎ信号ｄとを入れ替えた構成となっているものである。
【００４２】以下、上記第１の実施の形態と同様、アン
バランスに配置された抵抗の効果について説明する。な
お、ここでの説明においても、図２１で説明したＤＣオ
フセットがΣΔ変調器１に入力されるデジタル信号に加
えられているものとする。
バランスに配置された抵抗の効果について説明する。な
お、ここでの説明においても、図２１で説明したＤＣオ
フセットがΣΔ変調器１に入力されるデジタル信号に加
えられているものとする。
【００４３】上記第１の実施の形態と同様、ミュート機
能がＯＦＦの場合におけるインバータ回路１４から出力
される平均ＤＣ電位Ｅ２１は次式で与えられる。
能がＯＦＦの場合におけるインバータ回路１４から出力
される平均ＤＣ電位Ｅ２１は次式で与えられる。
【００４４】
【数１４】
Ｅ２１＝(１／４)ＶＤＤ−Ｖｏｓ・・・・・(１４)
一方、インバータ回路１５から出力される平均ＤＣ電位
Ｅ２２は、次式で与えられる。
Ｅ２２は、次式で与えられる。
【００４５】
【数１５】
Ｅ２２＝(３／４)ＶＤＤ−Ｖｏｓ・・・・・(１５)
ここで、図５に示すように、ノートンの定理を適用する
ことにより、等価回路の平均ＤＣ電位Ｅ２３、等価抵抗
Ｒ３は次式で与えられる。
ことにより、等価回路の平均ＤＣ電位Ｅ２３、等価抵抗
Ｒ３は次式で与えられる。
【００４６】
【数１６】
Ｅ２３＝(１／２)ＶＤＤ−Ｖｏｓ＋(α／４)ＶＤＤ・・・・・(１６)
Ｒ＝(Ｒｉ／２)・(１−α2)・・・・・(１７)
ここで、α＝ｒ／Ｒｉ
次に、ミュート機能がＯＮの場合には、上記第１の実施
の形態と同様、図６に示すように、平均ＤＣ電位Ｅ３３
は次式で与えられる。
の形態と同様、図６に示すように、平均ＤＣ電位Ｅ３３
は次式で与えられる。
【００４７】
【数１７】
Ｅ３３＝(１／２)ＶＤＤ−(α／２)ＶＤＤ・・・・・(１８)
上記(１６)式＝(１８)式より、
【数１８】
ｒ＝（４／３）Ｖｏｓ・(Ｒｉ／ＶＤＤ)・・・・・(１９)
となる。
【００４８】以上説明したように、第２の実施の形態に
おいても、上記(１９)式を満足するようにｒを設定する
ことで、出力ＤＣ電位の変動を防止し、ボツ音の発生を
なくすことができる。
おいても、上記(１９)式を満足するようにｒを設定する
ことで、出力ＤＣ電位の変動を防止し、ボツ音の発生を
なくすことができる。
【００４９】次に、本発明の第３の実施の形態について
説明する。図７は、本発明の第３の実施の形態に係るＤ
／Ａ変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
説明する。図７は、本発明の第３の実施の形態に係るＤ
／Ａ変換器の構成を示す回路図である。なお、従来と同
一部分には同一符号が付してある。
【００５０】図７に示すように、第３の実施の形態に係
るＤ／Ａ変換器１０６は、図１８のＤ／Ａ変換器１０３
と同様、フィルタアンプ１８の帰還抵抗を短絡させるア
ナログスイッチ２２を設け、それにより、フィルタアン
プ１８から出力されるアナログデータＡoutを中点電位
に固定するものである。
るＤ／Ａ変換器１０６は、図１８のＤ／Ａ変換器１０３
と同様、フィルタアンプ１８の帰還抵抗を短絡させるア
ナログスイッチ２２を設け、それにより、フィルタアン
プ１８から出力されるアナログデータＡoutを中点電位
に固定するものである。
【００５１】上記構成である第３の実施の形態に係るＤ
／Ａ変換器１０６が図１８に示す従来のＤ／Ａ変換器１
０３と異なる点は、フィルタアンプ１８の基準電位(Ｖ
ｒｅｆ)を(１／２)ＶＤＤから(１／２)ＶＤＤ−Ｖｏｓ
に変更した点であり、この点が本発明の特徴部分であ
る。
／Ａ変換器１０６が図１８に示す従来のＤ／Ａ変換器１
０３と異なる点は、フィルタアンプ１８の基準電位(Ｖ
ｒｅｆ)を(１／２)ＶＤＤから(１／２)ＶＤＤ−Ｖｏｓ
に変更した点であり、この点が本発明の特徴部分であ
る。
【００５２】図２２で示した通り、ミュート機能がＯＦ
Ｆの場合に、フィルタアンプ１８に入力される平均ＤＣ
電位は(１／２)ＶＤＤ−Ｖｏｓである。従って、フィル
タアンプの基準電位Ｖｒｅｆを上記のように(１／２)Ｖ
ＤＤ−Ｖｏｓとすれば、入力される平均ＤＣ電位と基準
電位Ｖｒｅｆとが等しくなるので、結局フィルタアンプ
１８の出力の平均ＤＣ電位は(１／２)ＶＤＤ−Ｖｏｓと
なる。一方、ミュート機能がＯＮ、すなわちアナログス
イッチ２２が導通状態となる場合には、帰還抵抗の短絡
により、フィルタアンプ１８の出力の平均ＤＣ電位も同
様に(１／２)ＶＤＤ−Ｖｏｓとなる。
Ｆの場合に、フィルタアンプ１８に入力される平均ＤＣ
電位は(１／２)ＶＤＤ−Ｖｏｓである。従って、フィル
タアンプの基準電位Ｖｒｅｆを上記のように(１／２)Ｖ
ＤＤ−Ｖｏｓとすれば、入力される平均ＤＣ電位と基準
電位Ｖｒｅｆとが等しくなるので、結局フィルタアンプ
１８の出力の平均ＤＣ電位は(１／２)ＶＤＤ−Ｖｏｓと
なる。一方、ミュート機能がＯＮ、すなわちアナログス
イッチ２２が導通状態となる場合には、帰還抵抗の短絡
により、フィルタアンプ１８の出力の平均ＤＣ電位も同
様に(１／２)ＶＤＤ−Ｖｏｓとなる。
【００５３】このように、ミュート機能がＯＮ／ＯＦＦ
どちらの場合であっても、フィルタアンプ１８からの出
力の平均ＤＣ電位は(１／２)ＶＤＤ−Ｖｏｓとなるの
で、ミュート機能のＯＮ／ＯＦＦによる出力ＤＣ電位の
変動は防止され、ボツ音の発生がなくなる。
どちらの場合であっても、フィルタアンプ１８からの出
力の平均ＤＣ電位は(１／２)ＶＤＤ−Ｖｏｓとなるの
で、ミュート機能のＯＮ／ＯＦＦによる出力ＤＣ電位の
変動は防止され、ボツ音の発生がなくなる。
【００５４】ここで、上述した基準電位は例えば図８に
示すような基準電位生成回路２３で生成することができ
る。この回路の構成であれば、基準電位Ｖｒｅｆは次式
で与えられる。
示すような基準電位生成回路２３で生成することができ
る。この回路の構成であれば、基準電位Ｖｒｅｆは次式
で与えられる。
【００５５】
【数１９】
Ｖｒｅｆ＝((Ｒ５−ｒ')／２Ｒ)ＶＤＤ
＝(１／２)ＶＤＤ−(β／２)ＶＤＤ・・・・・(２０)
ここで、β＝ｒ'／Ｒ５従って、Ｖｒｅｆを(１／２)Ｖ
ＤＤ−Ｖｏｓとするｒ'は次式で与えられる。
ＤＤ−Ｖｏｓとするｒ'は次式で与えられる。
【数２０】
(１／２)ＶＤＤ−(β／２)ＶＤＤ＝(１／２)ＶＤＤ−Ｖｏｓ
(β／２)ＶＤＤ＝Ｖｏｓ
β＝２Ｖｏｓ／ＶＤＤ
ｒ'＝(２Ｖｏｓ／ＶＤＤ)Ｒ５・・・・・(２１)
次に、本発明の第４の実施の形態について説明する。図
９は、本発明の第４の実施の形態に係るＤ／Ａ変換器の
構成を示す回路図である。なお、従来と同一部分には同
一符号が付してある。
９は、本発明の第４の実施の形態に係るＤ／Ａ変換器の
構成を示す回路図である。なお、従来と同一部分には同
一符号が付してある。
【００５６】本実施の形態に係るＤ／Ａ変換器１０７
は、上記第１の実施の形態(又は第２の実施の形態)のミ
ュート機能と上記第３の実施の形態のミュート機能の両
方を兼ね備えた構成となっている。
は、上記第１の実施の形態(又は第２の実施の形態)のミ
ュート機能と上記第３の実施の形態のミュート機能の両
方を兼ね備えた構成となっている。
【００５７】第１の実施の形態(第２の実施の形態)のミ
ュート機能は、ＡＮＤ回路２０とＮＡＮＤ回路２１とか
ら構成されるゲートを追加し、上述した抵抗をアンバラ
ンスな配置とすることだけで、実現される。しかしなが
ら、１ビットパルス出力は大きな帯域外高周波ノイズを
含んでいるため、入力されたデジタルデータがたとえ０
データであってもミュート機能のＯＮ／ＯＦＦ時にＤＣ
変位によるものではないクリック音が発生するという問
題点がある。このクリック音は通常ＤＣオフセットによ
るボツ音に比べて十分小さいものであるが、ＨｉＦｉオ
ーディオ機器のように非常に小さなクリック音でさえも
問題となるシステムに使用される場合においては、無視
することはできないものである。
ュート機能は、ＡＮＤ回路２０とＮＡＮＤ回路２１とか
ら構成されるゲートを追加し、上述した抵抗をアンバラ
ンスな配置とすることだけで、実現される。しかしなが
ら、１ビットパルス出力は大きな帯域外高周波ノイズを
含んでいるため、入力されたデジタルデータがたとえ０
データであってもミュート機能のＯＮ／ＯＦＦ時にＤＣ
変位によるものではないクリック音が発生するという問
題点がある。このクリック音は通常ＤＣオフセットによ
るボツ音に比べて十分小さいものであるが、ＨｉＦｉオ
ーディオ機器のように非常に小さなクリック音でさえも
問題となるシステムに使用される場合においては、無視
することはできないものである。
【００５８】これに対して、第３の実施の形態のミュー
ト機能は、アナログフィルタの後でミュートを実行して
いるので、1ビットパルス出力特有の大きな帯域外高周
波数ノイズを十分に抑圧することができる。従って、上
記第１、第２の実施の形態では問題となるクリック音の
発生を防止することが可能である。しかしながら、アナ
ログスイッチ２２の抵抗分は通常あまり小さくすること
ができず、アナログスイッチが導通状態、すなわちミュ
ート機能がＯＮの時でもフィルタアンプは小さなゲイン
(通常、−６０ｄＢ〜−４０ｄＢ)を持ってしまう。その
ため、ＤＡＣ出力の漏れが生じてしまう。この漏れは、
ＤＡＣ動作が正常で、入力デジタルデータが０データで
ある場合には問題ないが、例えば電源投入後であってシ
ステムＲＥＳＥＴ前の状態のようなＤＡＣ動作が正常で
ない場合では問題となる。この異常音は通常フルスケー
ル振幅である場合が多く、これを防ぐ目的でミュートを
実行しても、上記漏れの存在により十分にその効果を発
揮することができない。
ト機能は、アナログフィルタの後でミュートを実行して
いるので、1ビットパルス出力特有の大きな帯域外高周
波数ノイズを十分に抑圧することができる。従って、上
記第１、第２の実施の形態では問題となるクリック音の
発生を防止することが可能である。しかしながら、アナ
ログスイッチ２２の抵抗分は通常あまり小さくすること
ができず、アナログスイッチが導通状態、すなわちミュ
ート機能がＯＮの時でもフィルタアンプは小さなゲイン
(通常、−６０ｄＢ〜−４０ｄＢ)を持ってしまう。その
ため、ＤＡＣ出力の漏れが生じてしまう。この漏れは、
ＤＡＣ動作が正常で、入力デジタルデータが０データで
ある場合には問題ないが、例えば電源投入後であってシ
ステムＲＥＳＥＴ前の状態のようなＤＡＣ動作が正常で
ない場合では問題となる。この異常音は通常フルスケー
ル振幅である場合が多く、これを防ぐ目的でミュートを
実行しても、上記漏れの存在により十分にその効果を発
揮することができない。
【００５９】そこで、本第４の実施の形態は、第１の実
施の形態(第２の実施の形態)のミュート機能と第３の実
施の形態のミュート機能それぞれの欠点を補い合ったよ
り高性能なミュート機能を有するものである。本第４の
実施の形態では、図９に示すように、第１の実施の形態
(第２の実施の形態)のミュート機能をＤミュート(その
ミュート信号をＤＭＵＴＥ)、第３の実施の形態のミュ
ート機能をＡミュート(そのミュート信号をＡＭＵＴＥ)
とし、さらに、ＤＭＵＴＥ、ＡＭＵＴＥそれぞれのＯＮ
／ＯＦＦを図１０に示すタイミングチャートにしたがっ
て実行することにより、より完全なミュートを実現する
ものである。
施の形態(第２の実施の形態)のミュート機能と第３の実
施の形態のミュート機能それぞれの欠点を補い合ったよ
り高性能なミュート機能を有するものである。本第４の
実施の形態では、図９に示すように、第１の実施の形態
(第２の実施の形態)のミュート機能をＤミュート(その
ミュート信号をＤＭＵＴＥ)、第３の実施の形態のミュ
ート機能をＡミュート(そのミュート信号をＡＭＵＴＥ)
とし、さらに、ＤＭＵＴＥ、ＡＭＵＴＥそれぞれのＯＮ
／ＯＦＦを図１０に示すタイミングチャートにしたがっ
て実行することにより、より完全なミュートを実現する
ものである。
【００６０】図９に示す第４の実施の形態に係るＤ／Ａ
変換器１０７では、どちらのミュート機能をＯＮ／ＯＦ
Ｆさせてもボツ音が発生することはなく、さらに実際に
ミュートを実行する場合には、図１０に示すように、ま
ずミュート機能のＯＮ時には時刻ｔ１で最初にＡＭＵＴ
ＥをＯＮし、その後時刻ｔ２でＤＭＵＴＥをＯＮすると
共に、次にミュート機能のＯＦＦ時には時刻ｔ３で最初
にＤＭＵＴＥをＯＦＦとし、その後時刻ｔ４でＡＭＵＴ
ＥをＯＦＦとすることにより、クリック音の発生を防止
しつつ、ＤＡＣ出力の漏れを完全に遮断することが可能
となる。
変換器１０７では、どちらのミュート機能をＯＮ／ＯＦ
Ｆさせてもボツ音が発生することはなく、さらに実際に
ミュートを実行する場合には、図１０に示すように、ま
ずミュート機能のＯＮ時には時刻ｔ１で最初にＡＭＵＴ
ＥをＯＮし、その後時刻ｔ２でＤＭＵＴＥをＯＮすると
共に、次にミュート機能のＯＦＦ時には時刻ｔ３で最初
にＤＭＵＴＥをＯＦＦとし、その後時刻ｔ４でＡＭＵＴ
ＥをＯＦＦとすることにより、クリック音の発生を防止
しつつ、ＤＡＣ出力の漏れを完全に遮断することが可能
となる。
【００６１】ここで、図９のｒは上記第１、第２の実施
の形態で求めた値で問題はないが、ｒ'は上記第３の実
施の形態で求めた値とは若干異なってくる。というの
は、アナログフィルタに入力される平均ＤＣ電位が、本
実施の形態では上記(１２)式、(１３)式から(１／２)Ｖ
ＤＤ−２Ｖｏｓとなり、第３の実施の形態で用いた(１
／２)ＶＤＤ−Ｖｏｓとは異なってくるからである。こ
の(１／２)ＶＤＤ−２Ｖｏｓを上記(２０)式におけるＶ
ｒｅｆとすれば、
の形態で求めた値で問題はないが、ｒ'は上記第３の実
施の形態で求めた値とは若干異なってくる。というの
は、アナログフィルタに入力される平均ＤＣ電位が、本
実施の形態では上記(１２)式、(１３)式から(１／２)Ｖ
ＤＤ−２Ｖｏｓとなり、第３の実施の形態で用いた(１
／２)ＶＤＤ−Ｖｏｓとは異なってくるからである。こ
の(１／２)ＶＤＤ−２Ｖｏｓを上記(２０)式におけるＶ
ｒｅｆとすれば、
【数２１】
(１／２)ＶＤＤ−(β／２)ＶＤＤ＝(１／２)ＶＤＤ−２Ｖｏｓ
(β／２)ＶＤＤ＝２Ｖｏｓ
β＝４Ｖｏｓ／ＶＤＤ
ｒ'＝(４Ｖｏｓ／ＶＤＤ)Ｒ５・・・・・(２２)
となる。ところで、(２２)式は上記第１の実施の形態に
おける(１３)式と全く同じ関係である。従って、ｒ'は
次式を満足する値を用いれば良いことになる。
おける(１３)式と全く同じ関係である。従って、ｒ'は
次式を満足する値を用いれば良いことになる。
【００６２】
【数２２】ｒ'／Ｒ５＝ｒ／Ｒｉ・・・・・(２３)
また、第２の実施の形態の場合であっても、かかる第２
の実施の形態で求めたｒとＲｉとの比をｒ'とＲとの比
に用いれば良い。
の実施の形態で求めたｒとＲｉとの比をｒ'とＲとの比
に用いれば良い。
【００６３】次に、本発明の第５の実施の形態について
説明する。図１１は、本発明の第５の実施の形態に係る
基準電位生成回路の構成を示す回路図である。本第５の
実施の形態に係る基準電位生成回路は、図８に示した基
準電位生成回路とは異なり、電源電圧ＶＤＤ及び接地電
圧ＧＮＤに所定のＭＯＳトランジスタを介して接続され
ており、この点が本発明の特徴部分である。以下、この
特徴部分について説明する。
説明する。図１１は、本発明の第５の実施の形態に係る
基準電位生成回路の構成を示す回路図である。本第５の
実施の形態に係る基準電位生成回路は、図８に示した基
準電位生成回路とは異なり、電源電圧ＶＤＤ及び接地電
圧ＧＮＤに所定のＭＯＳトランジスタを介して接続され
ており、この点が本発明の特徴部分である。以下、この
特徴部分について説明する。
【００６４】通常、インバータ回路１４及び１５は図１
２に示すようにＣＭＯＳインバータ回路で構成される。
このＣＭＯＳインバータを構成するｐｃｈＭＯＳトラン
ジスタ２４と同一の寸法(同一のゲート長、同一のゲー
ト幅)のｐｃｈＭＯＳトランジスタ、及び、このＣＭＯ
Ｓインバータを構成するｎｃｈＭＯＳトランジスタ２５
と同一の寸法(同一のゲート長、同一のゲート幅)のｎｃ
ｈＭＯＳトランジスタそれぞれを電源電圧ＶＤＤ、接地
電圧ＧＮＤに接続している。図９でＤＭＵＴＥが“Ｈ”
レベルになった時を考えると、インバータ１４はｐｃｈ
ＭＯＳトランジスタがＯＮし、インバータ１５はｎｃｈ
ＭＯＳトランジスタがＯＮする。そのため、インバータ
１４−抵抗１６ｂ−抵抗１６ａ−抵抗１７ａ−インバー
タ１５の回路は基準電位生成回路２３と全く同一とな
り、抵抗１６ａと抵抗１７ａの接続点の電位とフィルタ
アンプ１８の＋入力の電位はＭＯＳトランジスタのＯＮ
抵抗も含めて一致する。
２に示すようにＣＭＯＳインバータ回路で構成される。
このＣＭＯＳインバータを構成するｐｃｈＭＯＳトラン
ジスタ２４と同一の寸法(同一のゲート長、同一のゲー
ト幅)のｐｃｈＭＯＳトランジスタ、及び、このＣＭＯ
Ｓインバータを構成するｎｃｈＭＯＳトランジスタ２５
と同一の寸法(同一のゲート長、同一のゲート幅)のｎｃ
ｈＭＯＳトランジスタそれぞれを電源電圧ＶＤＤ、接地
電圧ＧＮＤに接続している。図９でＤＭＵＴＥが“Ｈ”
レベルになった時を考えると、インバータ１４はｐｃｈ
ＭＯＳトランジスタがＯＮし、インバータ１５はｎｃｈ
ＭＯＳトランジスタがＯＮする。そのため、インバータ
１４−抵抗１６ｂ−抵抗１６ａ−抵抗１７ａ−インバー
タ１５の回路は基準電位生成回路２３と全く同一とな
り、抵抗１６ａと抵抗１７ａの接続点の電位とフィルタ
アンプ１８の＋入力の電位はＭＯＳトランジスタのＯＮ
抵抗も含めて一致する。
【００６５】従って、このような構成により、インバー
タ回路１４及び１５を構成する各ＭＯＳトランジスタの
ＯＮ抵抗のバラツキによるオフセット電位キャンセル誤
差が全くなくなり、この誤差によるＤＣ変位による小さ
なボツ音さえもキャンセルすることが可能となり、それ
により、より一層高性能なミュートを実現することがで
きる。
タ回路１４及び１５を構成する各ＭＯＳトランジスタの
ＯＮ抵抗のバラツキによるオフセット電位キャンセル誤
差が全くなくなり、この誤差によるＤＣ変位による小さ
なボツ音さえもキャンセルすることが可能となり、それ
により、より一層高性能なミュートを実現することがで
きる。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
簡単構成でミュート機能のＯＮ／ＯＦＦによる出力変動
を防止することが可能なＤ／Ａ変換器を提供することが
できる。
簡単構成でミュート機能のＯＮ／ＯＦＦによる出力変動
を防止することが可能なＤ／Ａ変換器を提供することが
できる。
【図１】本発明の第１の実施の形態に係るＤ／Ａ変換器
の構成を示す回路図である。
の構成を示す回路図である。
【図２】０データが入力された場合の図１のＰＲＺ信号
のＤＣ電位の等価回路を示す図である。
のＤＣ電位の等価回路を示す図である。
【図３】ミュート機能がＯＮの時の図１のＰＲＺ信号の
ＤＣ電位の等価回路を示す図である。
ＤＣ電位の等価回路を示す図である。
【図４】本発明の第２の実施の形態に係るＤ／Ａ変換器
の構成を示す回路図である。
の構成を示す回路図である。
【図５】０データが入力された場合の図４のＰＲＺ信号
のＤＣ電位の等価回路を示す図である。
のＤＣ電位の等価回路を示す図である。
【図６】ミュート機能がＯＮの時の図４のＰＲＺ信号の
ＤＣ電位の等価回路を示す図である。
ＤＣ電位の等価回路を示す図である。
【図７】本発明の第３の実施の形態に係るＤ／Ａ変換器
の構成を示す回路図である。
の構成を示す回路図である。
【図８】本発明の第３の実施の形態に係る基準電位生成
回路の一構成例を示す回路図である。
回路の一構成例を示す回路図である。
【図９】本発明の第４の実施の形態に係るＤ／Ａ変換器
の構成を示す回路図である。
の構成を示す回路図である。
【図１０】図９のＤ／Ａ変換器のミュート信号のタイミ
ングチャートである。
ングチャートである。
【図１１】本発明の第５の実施の形態に係る基準電位生
成回路の一構成例を示す回路図である。
成回路の一構成例を示す回路図である。
【図１２】図１１の基準電位生成回路を説明するための
図である。
図である。
【図１３】一般的なＤ／Ａ変換器の構成を示す回路図で
ある。
ある。
【図１４】図１３のΣΔ変調器１の一構成例を示す回路
図である。
図である。
【図１５】図１３のクロック信号ＣＫ、ＮＲＺ信号ａ、
ＲＺ信号ｃ、ＲＺｎ信号ｄ及びＰＲＺ信号ｂのタイミン
グ関係を示すタイミングチャートである。
ＲＺ信号ｃ、ＲＺｎ信号ｄ及びＰＲＺ信号ｂのタイミン
グ関係を示すタイミングチャートである。
【図１６】図１３のＤ／Ａ変換器にミュート機能を備え
た一構成例を示す回路図である。
た一構成例を示す回路図である。
【図１７】図１３のクロック信号ＣＫ、ＮＲＺ信号ａ、
ＲＺ信号ｃ、ＲＺｎ信号ｄ、ＰＲＺ信号ｂ及びミュート
信号ＭＵＴＥのタイミング関係を示すタイミングチャー
トである。
ＲＺ信号ｃ、ＲＺｎ信号ｄ、ＰＲＺ信号ｂ及びミュート
信号ＭＵＴＥのタイミング関係を示すタイミングチャー
トである。
【図１８】図１３のＤ／Ａ変換器にミュート機能を備え
た他の一構成例を示す回路図である。
た他の一構成例を示す回路図である。
【図１９】図１８のアナログスイッチ２２の一構成例を
示す回路図である。
示す回路図である。
【図２０】図１６、図１８のミュート機能を備えたＤ／
Ａ変換器の問題点を説明するための図である(その１)。
Ａ変換器の問題点を説明するための図である(その１)。
【図２１】図１６、図１８のミュート機能を備えたＤ／
Ａ変換器の問題点を説明するための図である(その２)。
Ａ変換器の問題点を説明するための図である(その２)。
【図２２】０データが入力された場合の図１６のＰＲＺ
信号のＤＣ電位の等価回路を示す図である。
信号のＤＣ電位の等価回路を示す図である。
【図２３】０データが入力された場合の図１６のアナロ
グ部のＤＣ電位を示す図である。
グ部のＤＣ電位を示す図である。
【図２４】ミュート機能がＯＮの時の図１６のＰＲＺ信
号のＤＣ電位の等価回路を示す図である。
号のＤＣ電位の等価回路を示す図である。
【図２５】図１６、図１８のミュート機能を備えたＤ／
Ａ変換器において、ミュート機能をＯＮ／ＯＦＦした場
合におけるアナログデータのＤＣ電位の変動を示す図で
ある。
Ａ変換器において、ミュート機能をＯＮ／ＯＦＦした場
合におけるアナログデータのＤＣ電位の変動を示す図で
ある。
１ ΣΔ変調器
２ ＰＲＺ信号生成回路
３ アナログフィルタ
４，５，６，７ 加算器
８ 量子化器
９，１０，１１ 遅延回路
１２，２１ ＡＮＤ回路
１３，２０ ＮＡＮＤ回路
１４，１５ インバータ回路
１６，１６ａ，１６ｂ，１７，１７ａ 抵抗
１８ フィルタアンプ
１９ ゲート
２２ アナログスイッチ
２３ 基準電位生成回路
２４ ｐｃｈＭＯＳトランジスタ
２５ ｎｃｈＭＯＳトランジスタ
１０１，１０２，１０３，１０４，１０５，１０６，１
０７ Ｄ／Ａ変換器
０７ Ｄ／Ａ変換器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/04
H03M 1/08
Claims (4)
- 【請求項１】 ＤＣオフセットが加えられたマルチビッ
トデジタル信号を入力し、１ビットの第１のデジタル信
号を出力するΣΔ変調器と、 前記第１のデジタル信号と所定のクロック信号を入力
し、該２つの信号のＡＮＤをとった第２のデジタル信号
と、前記第１のデジタル信号と前記クロック信号の反転
信号とのＯＲをとった第３のデジタル信号を生成し、前
記第２のデジタル信号と前記第３のデジタル信号とを加
算し、第４のデジタル信号を出力する信号生成回路と、 前記第４のデジタル信号を入力し、アナログ信号を出力
するアナログフィルタとを具備するＤ／Ａ変換器であっ
て、 前記アナログフィルタを構成し、帰還抵抗が短絡された
場合に前記アナログ信号を所定の電位に固定するフィル
タアンプと、前記第４のデジタル信号の平均電位を生成し、基準電位
として前記フィルタアンプに供給する基準電位生成回路
とを備えることを特徴とするＤ／Ａ変換器。 - 【請求項２】 前記第２のデジタル信号を第１の電位、
前記第３のデジタル信号を第２の電位として、前記第１
の電位と前記第２の電位とが所定の割合でアナログ加算
された場合に前記第４のデジタル信号を所定の電位に固
定することを特徴とする請求項１に記載のＤ／Ａ変換
器。 - 【請求項３】 前記アナログ加算は、前記帰還抵抗の短
絡の開始後に開始し、前記帰還抵抗の短絡の終了後に終
了することを特徴とする請求項２に記載のＤ／Ａ変換
器。 - 【請求項４】 前記基準電位生成回路は、電源電圧に接続され、 前記第２のデジタル信号及び前記
第３のデジタル信号の出力用ＣＭＯＳインバータ回路を
構成するｐｃｈＭＯＳトランジスタと同一寸法のｐｃｈ
ＭＯＳトランジスタと、接地電位に接続され、 前記出力用ＣＭＯＳインバータ回
路を構成するｎｃｈＭＯＳトランジスタと同一寸法のｎ
ｃｈＭＯＳトランジスタとを備えることを特徴とする請
求項１に記載のＤ／Ａ変換器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33607197A JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | Ｄ／ａ変換器 |
| US09/205,365 US6114981A (en) | 1997-12-05 | 1998-12-04 | D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33607197A JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168384A JPH11168384A (ja) | 1999-06-22 |
| JP3425344B2 true JP3425344B2 (ja) | 2003-07-14 |
Family
ID=18295403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33607197A Expired - Fee Related JP3425344B2 (ja) | 1997-12-05 | 1997-12-05 | Ｄ／ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6114981A (ja) |
| JP (1) | JP3425344B2 (ja) |
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| KR100291954B1 (ko) * | 1998-05-08 | 2001-06-01 | 윤덕용 | 클럭의진폭을이용한광신호성능측정장치및방법 |
| US6229466B1 (en) * | 1999-08-23 | 2001-05-08 | Level One Communications, Inc. | Digital calibration method and apparatus for multi-bit delta-sigma D/A converter |
| JP3677181B2 (ja) * | 1999-09-06 | 2005-07-27 | 株式会社東芝 | 可変抵抗回路及びｄ／ａ変換器 |
| US7546636B1 (en) * | 1999-12-16 | 2009-06-09 | Texas Instruments Incorporated | Authorization control circuit and method |
| US6462687B1 (en) * | 2001-04-03 | 2002-10-08 | International Business Machines Corporatiom | High performance delta sigma ADC using a feedback NRZ sin DAC |
| US6466143B2 (en) | 2001-04-03 | 2002-10-15 | International Business Machines Corporation | Non-return-to-zero DAC using reference sine wave signals |
| JP4878092B2 (ja) * | 2001-07-06 | 2012-02-15 | 旭化成エレクトロニクス株式会社 | ミュート回路 |
| US7155130B2 (en) * | 2002-02-28 | 2006-12-26 | Lucent Technologies Inc. | NRZ-to-RZ conversion for communication systems |
| JP3975810B2 (ja) * | 2002-04-05 | 2007-09-12 | 株式会社日立製作所 | 光片側サイドバンド送信器 |
| JP3657580B2 (ja) * | 2002-07-16 | 2005-06-08 | 株式会社東芝 | 段階的０データ検出ミュート回路 |
| KR100568255B1 (ko) * | 2004-01-26 | 2006-04-07 | 삼성전자주식회사 | 양방향 고전압 스위칭 소자 및 이를 포함하는 에너지 회수회로 |
| JP2005242989A (ja) * | 2004-01-28 | 2005-09-08 | Toshiba Microelectronics Corp | 非接触ｉｃカードのリーダライタ端末装置、通信システム及び非接触データキャリア |
| US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
| US7456766B2 (en) * | 2006-07-19 | 2008-11-25 | Qualcomm Incorporated | Sigma-delta modulation with offset |
| JP2009534874A (ja) * | 2006-01-11 | 2009-09-24 | クゥアルコム・インコーポレイテッド | オフセットを用いるシグマ−デルタ変調 |
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| JP5245247B2 (ja) * | 2006-11-22 | 2013-07-24 | パナソニック株式会社 | 慣性力センサ |
| US7844020B2 (en) * | 2007-06-08 | 2010-11-30 | Advantest Corporation | Transmission system, transmitter, receiver, and transmission method |
| JP5834377B2 (ja) * | 2010-01-13 | 2015-12-24 | 富士通株式会社 | フィルタ回路 |
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| US5594443A (en) * | 1994-04-28 | 1997-01-14 | Lam; Peter A. | D/A converter noise reduction system |
| US5627536A (en) * | 1994-12-27 | 1997-05-06 | Advanced Micro Devices, Inc. | Multiplexed delta-sigma modulator |
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| JP3327114B2 (ja) * | 1996-04-24 | 2002-09-24 | ソニー株式会社 | 信号処理装置、信号記録装置及び信号再生装置 |
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