CN1423859A - 具有可调整的时间响应的数字－模拟接口电路 - Google Patents

Abstract

一种用于将数字信号转换成模拟信号的接口电路。所述接口电路包括时间响应调整电路、调制器以及滤波器。所述时间响应调整电路接收数字信号并产生经调整的信号。所述调制器耦合至所述时间响应调整电路,接收所述经调整的信号并产生调制器信号。所述滤波器耦合至所述调制器,接收所述调制器信号并产生模拟信号。所述模拟信号具有由所述时间响应调整电路调整的时间响应。在一个实施例中,所述时间响应调整电路包括放大元件、延迟元件以及加法器。所述放大元件接收并以缩放因子缩放所述数字信号。所述延迟元件接收并以时间延迟延迟所述数字信号。所述加法器耦合至所述放大元件和所述延迟元件,将来自所述放大元件的经缩放的信号和来自所述延迟元件的经延迟的信号相加以产生经调整的信号。

Description

具有可调整的时间响应的数字-模拟接口电路

                          相关申请对照

本申请与本申请同一天申请的美国专利申请序列号(未知)名为“TRANSMITTER ARCHITECTURE FOR COMMUNICATION SYSTEMS”的申请相关，并在此引用作为参考。

                            发明背景

本发明涉及电子电路，尤其涉及提供具有可调整的时间响应的模拟信号的接口电路。

数字-模拟接口电路通常用于许多电子电路中，以提供驱动模拟电路元件的模拟信号。所述接口电路典型地使用脉宽调制(PWM)或脉冲密度调制(PDM)接收来自数字电路的数字信号并产生对应的经滤波的中间信号来提供所述模拟信号。所述PWM或PDM充当所述数字和模拟电路间的接口。

常规的PWM或PDM接收包括N比特数字值序列的数字信号并对每个值产生对应的波形。每个波形具有预定的周期并且包括由所述输入数字值决定的若干高(“1”)和低(“0”)的值。例如，对于9比特PWM或PDM，所述输入数字信号值可从0到511变动并且每个波形有512个时钟周期的周期并包括0至511个高值。例如，输入数字值128对应于具有128个高值以及384个低值的波形。对于PWM，所述高值在每个波形的起始处集中在一起，而对于PDM，所述高值有些随机地分散于所述波形之中。为了实现的简易性，一些PDM以伪随机方式而不是均匀地散布所述高值。所述波形本质上是数字的，并经滤波以产生所述模拟信号。

所述接口电路的一个普通应用是用于控制回路中。例如，对于通信系统中的接收机或发射机，所述接口电路可用于载波跟踪回路、比特定时回路、自动增益控制(AGC)回路、偏置控制回路、功率控制回路、直流(DC)偏移调整回路以及其它。对于这些回路的每一个，回路控制电路产生提供给与该回路相关联的接口电路中的PWM或PDM的数字控制信号。所述PWM或PDM根据所述数字控制信号中的值产生波形序列。对所述波形滤波以产生用于驱动受控元件(如压控振荡器、可变增益放大器、加法元件等等)的模拟控制信号。

连同所述PWM或所述PDM所产生的所述模拟控制信号一般要求满足各种技术要求。典型的技术要求包括关于控制信号的阶跃输入的响应时间(即稳定时间)以及波纹振幅。对于许多应用快速响应时间和少量的波纹是想要的(或所要求的)。所述快速响应时间考虑到宽带宽控制回路并对输入条件中的急剧变化迅速响应。所述控制信号上的波纹对应于噪声，并且较好的性能一般要求少量的波纹。然而，快速响应时间和少量波纹是相冲突的设计考虑。优化快速响应时间常导致控制信号上的大幅度波纹。

如能看出的那样，具有可调整的时间响应(即提供较快速的响应时间)而保持小波纹幅度的接口电路是非常想要的。

                            发明概述

本发明提供了产生具有可调时间响应的模拟信号，并在模拟信号上引入最小的额外波纹(如果有的话)的数字-模拟接口电路。所述接口电路包括时间响应调整电路，该电路接收数字信号，修正(或调整)所述数字信号来获得想要的时间响应特性(即较快响应时间)，并将所调整的信号提供给后面的电路将所调整的信号转换成模拟信号。例如，为了提供较快响应时间，所述时间响应调整电路能对应于所述数字信号中的改变而加入过度激励脉冲。所述过度激励脉冲为后面的滤波器提供额外的激励，该滤波器依次又加速了滤波响应。

本发明的一个详细实施例提供了用于将数字信号转换成模拟信号的接口电路。所述接口电路包括时间响应调整电路、调制器以及滤波器。所述时间响应调整电路接收数字信号并产生经调整的信号。所述调制器耦合至所述时间响应调整电路，接收所述调整信号并产生调制器信号。所述滤波器耦合至所述调制器，接收所述调制器信号并产生模拟信号。所述模拟信号具有由所述时间响应调整电路修正的时间响应。在一个实施例中，所述时间响应调整电路包括放大元件、延迟元件以及加法器。所述放大元件接收并以缩放因子缩放所述数字信号。所述延迟元件接收并以时间延迟延迟所述数字信号。所述加法器耦合至所述放大元件和所述延迟元件。所述加法器从经缩放(或放大)的信号中减去所述经延迟的信号来产生经调整的信号。

本发明的另一详细实施例提供了用于修正模拟信号的时间响应的方法，该方法包括：(1)接收数字信号；(2)根据所述数字信号和所述数字信号中的变化产生经调整的信号；(3)根据所述调整信号产生调制器信号；以及(4)对所述调制器信号进行滤波以获得模拟信号。所述模拟信号具有例如根据所述数字信号的幅度的变化而修正的时间响应。所述修正表现在所述调整的信号中，并可包括例如与所述数字信号中的变化对应的过度激励脉冲。

本发明能用于各种应用，例如包括接收机或发射机的控制回路。

当参考下面的说明、权利要求和附图时，上述描述和本发明的其它方面将变得更清楚。

                            附图简述

图1示出了通信系统的收发机的实施例的框图。

图2A和2B分别示出了常规控制回路的一部分和包括本发明的接口电路的控制回路的一部分的框图。

图3A示出了本发明的接口电路的详细实施例的框图。

图3B和3C示出了时间响应调整电路的两个详细实施例的框图。

图4A和4B分别示出了常规接口电路和使用本发明的时间响应调整电路的接口电路的阶跃响应曲线。

图5示出了本发明的时间响应调整电路的详细实施例的图。

图6示出了一阶∑-Δ(累积-增量)调制器的详细实施例的图。

图7示出了本发明的接口电路的详细实施例的图。

图8A和8B示出了对于不限幅所述过度激励脉冲的情况和限幅所述过度激励脉冲的情况的阶跃响应的曲线。

图8C和8D示出了两个详细接口电路实现的对于所有可能的输入数字值的峰-峰波纹幅度曲线。

                        详细实施例的说明

本发明的接口电路可用于各种应用来对模拟电路产生控制或接口的模拟信号。例如，可以使用所述接口电路来产生用于各种控制回路的模拟控制信号。所述接口电路还可用于产生参考电压、整形波形以及其它信号。

图1示出了通信系统的收发机100的实施例的框图。图1中示出的接收机和发射机可用于各种应用，包括蜂窝网电话机、HDTV、有线电视以及其它。

在接收通路中，经发送的信号(即来自基站)由天线112接收，通过双工器114传送，由可变衰减器116衰减并提供到并联组合的低噪声放大器118和开关120。根据所要求的增益，所述信号或者由放大器118放大或者通过开关120旁路。然后，来自放大器118的输出的信号由滤波器122滤波并提供给第2个并联组合的低噪声放大器124和开关126。同样地，根据所要求的增益，所述信号或者由放大器124放大或者通过开关126旁路。来自放大器124的输出的信号然后提供给混频器128，使用来自锁相环(PLL)电路130的本地振荡器(LO)将所述信号下变频成中频(IF)。所述本地振荡器相位锁定到来自压控温度补偿晶体振荡器(VCTCXO)132的参考时钟上。

来自混频器128的中频信号由带通滤波器134滤波，经可变增益放大器(VGA)136放大并提供给混频器140a和140b。混频器140a和140b用分别来自移相器142的同相正弦信号和来自接收机中频锁相环(Rx IF PLL)144的正交正弦信号对所述中频信号进行下变频。来自每个混频器140a和140b的基带信号由低通滤波器146滤波，由加法器148进行直流偏移调整，并由模拟-数字转换器(ADC)150进行采样。来自ADC 150a和150b的数字采样提供给信号处理器160，处理所述采样产生输出数据和所要求的控制信号。

在发射通路中，来自信号处理器160的发送数据采样提供给数字-模拟转换器(DAC)162a和162b，产生对应于所述数据采样的模拟基带信号。来自DAC162a和162b的每一个的模拟信号有滤波器164滤波并提供给混频器166。混频器166a和166b用分别来自移相器168的同相正弦信号和来自发射机中频锁相环(Tx IF PLL)170的正交正弦信号将所述滤波的基带信号上变频成中频信号。来自混频器166a的同相信号和来自混频器166b的正交信号由加法器172相加。所产生的中频信号由可变增益放大器(VGA)174放大，经滤波器176滤波并由混频器178用来自PLL 130的第2本地振荡器信号进行上变频。来自混频器178的射频(RF)信号由驱动器180放大并进一步由通过双工器114驱动天线112的功率放大器(PA)182缓冲。

图1还示出了收发机100中的各种控制回路。例如，在所述接收信号通路中，一个或多个增益控制回路设置衰减器116和VGA 136的增益(并可在旁路或LNA通路间选择)，偏置控制回路设置放大器118和124的偏置电流，频率跟踪回路设置VCTCXO 132的频率，以及直流偏移回路试图使来自滤波器146的滤波信号中的直流偏移归零。在一个详细实现中，滤波器146是有源滤波器，提供了高直流增益并能在经滤波的信号中潜在地产生较大的直流偏移。所述直流偏移回路除去滤波器146产生的直流偏移，使得经偏移补偿的信号处于ADC 150a和150b的输入范围之内。在所述发射信号通路中，增益控制回路设置VGA 174的增益。其它收发机的实现可以包括比图1中所示更多、更少或不同的控制回路。

举例来说，考虑AGC回路，它设置所述接收信号通路中的VGA 136的增益为改进的信噪比(SNR)性能维持所述的信号电平。如果所接收的信号太高，所述AGC回路降低VGA增益。另一方面，如果所接收的信号太低，所述AGC回路增加VGA增益。所述AGC回路调整“希望的”信号电平(即不是干扰信号电平)使其在所述ADC的输入端近似恒定。否则，太高的信号电平将造成ADC削波，而太低的信号电平将增加噪声电平，这两者都将导致SNR的降低。

所述控制回路的控制部分典型地实现于数字电路中(即在信号处理器160中)。来自所述回路控制电路的数字控制信号随后提供给接口电路，产生用于驱动图1中所示的各种元件的对应的模拟控制信号。回路控制理论和回路控制电路的实现在本领域中众所周知并在此不作描述。

每个收发机设计在所述接口电路的性能上加入了特定的一组要求。这些要求典型地包括对每个控制信号的响应时间和波纹量。例如，所述接口电路的带宽一般需要比所述控制回路的闭环带宽更宽(即3至10倍宽)。这是所需的，使得所述接口电路不把过量的相位加到所述控制回路而使回路响应失真。而且，所述控制信号中的波纹表现为噪声，从而降低所述控制回路的性能。所述波纹需要降低到由特定回路的要求定义的预定幅度。

图2A示出了常规控制回路的一部分的框图。回路控制电路210产生提供给接口电路220的数字信号。在接口电路220中，脉宽调制器(PWM)或“常规”PDM 222接收所述数字信号并产生相应于所述数字信号中的值的波形序列。低通滤波器224接收并滤波所述波形，以提供模拟控制信号。图2A中的回路控制电路210可以是图1中所示的和上述的任何回路控制电路。

接口电路220显示出若干与常规PWM和PDM相关联的缺点。对于所述数字信号中的每一个数字值，所述PWM产生对应于该数字值的某一波形。对于N比特PWM，要求2^N个时钟周期来表示N比特值，导致具有2^N个时钟周期的PWM波形。对于每个波形，高(“1”)和低(“0”)值的数量由所述输入数字信号确定。PWM产生的高值典型地分组在一起。例如，数字值128对应于512个时钟周期中的最初128个时钟周期为高的PWM波形。该实现导致具有对应于所述PWM波形周期的周期性或具有2^N个时钟周期的周期性的模拟信号。

脉冲宽度和脉冲密度调制器的一个重要特性是当所述高值在所述波形中均匀隔开时出现最小量的波纹。这是由于耦合至调制器输出的滤波器中的电容器对每组高和低值进行充电和放电将具有相同的时间量。当所述高值均匀间隔时，在从低到高转换之前，产生的电压中的总最小值出现，而在从高到低转换之前，总最大值出现，导致在稳态中最小量的波纹。当所述高值不是均匀间隔时，所述电容器将具有不对称的充电放电时间，导致增加的稳态波纹幅度。

图2B示出了包括本发明的接口电路的控制回路的一部分的框图。回路控制电路230产生提供给接口电路240的数字信号。在接口电路240中，如下面将要描述的那样，时间响应调整电路242接收所述数字信号并产生具有经调整的时间响应的“经调整的”信号。∑-Δ调制器244接收经调整的信号并产生包括对应于所述经调整的信号中的值的波形序列的调制器信号。低通滤波器246接收并滤波所述波形以提供模拟信号。

为了降低成本并使实现所述接口电路所需的元件数量最小，所述接口电路的一些元件以数字硬件实现(即在信号处理器160中)而一些元件使用模拟元件实现。由于要控制的电路元件实际上典型地是模拟的，所述模拟元件提供了所要求的调整信号，用于从数字信号产生模拟信号。在实现中，时间响应调整电路242和∑-Δ调制器244集成于提供系统所要求的其它功能的数字集成电路(IC)中。

图3A示出了本发明的接口电路310的详细实施例的框图。接口电路310包括时间响应调整电路312、一阶∑-Δ调制器314以及二阶低通滤波器316。所述数字信号提供给时间响应调整电路312，产生经调整的信号。在一个实施例中，所述经调整的信号包括对所述数字信号的修正，提供更快或修改的响应时间。

在时间响应调整电路312中，数字信号x[n]提供给放大元件320和延迟元件322。放大元件320以可以是固定的或可编程的缩放因子(Av)缩放所述数字信号。在详细实施例中，所述缩放因子是2。延迟元件322以可以是固定的或可编程的时间间隔延迟所述数字信号。所述缩放因子和所述延迟量取决于在其中使用的接口电路的特定应用的要求。来自放大元件320的经缩放的信号和来自延迟元件322的经延迟的信号提供给加法器324，该加法器从所述经缩放的信号中减去所述经延迟的信号。在一个实施例中，加法器是饱和加法器，将其输出限制到落在后面的∑-Δ调制器314的输入范围内的N比特值。来自加法器324的经调整的信号y[n]提供给∑-Δ调制器314。

在∑-Δ调制器314中，所述经调整的信号提供给加法器330，该加法器用来自寄存器332的N个最低有效比特(LSB)加到所述经调整的信号上。加法器330的(N+1)比特输出提供给寄存器332并由其存储。来自寄存器332的最高有效比特组成提供给滤波器316的调制器信号k[n]。如图3A中的实施例中所示，延迟元件322和寄存器332用相同的时钟信号(CLK)计时。

滤波器316将来自调制器314的调制器信号滤波以产生模拟信号。在图3A中所示的实施例中，滤波器316是包括两个电阻器和两个电容器的二阶低通滤波器。

图3B示出了时间响应调整电路342a的另一详细实施例的框图。接口电路342a包括放大元件350、延迟元件352以及加法器354，它们对应于图3A中接口电路312的放大元件320、延迟元件322以及加法器324。接口电路342a进一步包括具有增益(Av-1)并耦合在电路输入和延迟元件352之间的第2放大元件356。放大元件356提供适当的增益，使得来自加法器354的经调整的信号y[n]在延迟元件352提供的延迟间隔M·T_s之后等于所述数字信号x[n]。

图3C示出了时间响应调整电路342b的又一详细实施例的框图。接口电路342b包括图3B的放大元件350、延迟元件352以及加法器354。接口电路342b进一步包括具有耦合至放大元件350的输出的非倒相输入和耦合至电路输入的倒相输入的第2加法器358。接口电路342b提供与图3B相同的传递函数。时间响应调整电路

来自PWM、PDM或∑-Δ调制器的波形实际上是数字的，并由模拟滤波器滤波以提供所希望的模拟信号。通常地，由于数字信号中的阶跃变化造成的模拟信号的阶跃响应由模拟滤波器确定。具有宽带宽的滤波器提供较快响应时间但导致模拟信号中较大的波纹幅度。因此，所述滤波器典型地设置成最高可能的带宽并产生可接受的波纹幅度(即满足波纹规范)。然后与该滤波器带宽相关的响应时间代表了该接口电路可达到的最快可能的响应时间。

对于某些应用，如具有宽回路带宽的控制回路，常规接口电路达到的响应时间是不可接受的。例如，参考图1，发送AGC回路中的驱动器180由具有快速过渡时间的数字信号控制。由于驱动器180在低增益状态和高增益状态间切换，在所述信号通路中的增益改变并且需要通过调整VGA 174的增益进行补偿。如果所述发射机AGC控制信号由低响应时间(即由于由提供该控制信号的模拟滤波器施加的限制)，那么驱动器180和VGA 174的响应时间就不“匹配”。所述失配导致当切换驱动器180的增益时产生信号增益中的跳动。

图4A示出了常规接口电路的阶跃响应曲线。数字信号在时刻t₁从起始值过渡到终值。作为响应，滤波器的输出在t₁之后从所述起始值(V_起始)开始过渡并渐近地趋近(V_最终)。在时刻t₃，所述数字信号再次改变而所述滤波器随即相应地响应。

图5示出了本发明的时间响应调整电路512的详细实施例的框图。对于特定的滤波器，通过用所述时间响应调整电路产生的信号(或脉冲)过度激励所述调制器能够增加(或加快)所述响应时间。在时间响应调整电路512中，数字信号提供给放大元件520和延迟元件522。在图5所示的实施例中，放大元件520以缩放因子2缩放所述数字信号x[n]并且延迟元件522以时钟信号(CLK)的M个周期延迟所述数字信号。所述缩放因子和所述延迟时间间隔还能是可编程的。来自放大元件520的经缩放的信号和来自延迟元件522的经延迟的信号提供给饱和加法器524，它从所述经缩放的信号中减去所述经延迟的信号。加法器524将经调整的信号y[n]限制到N比特值。

在详细实施例中，所述数字信号x[n]是无符号的二进制信号(即对于9比特实现有0至512范围的值)。自另一详细实施例中，所述数字信号x[n]是二进制补码(即对于9比特实现有-256至255范围的值)。所述数字信号x[n]以比用于所述延迟元件和后面的调制器定时节拍的时钟信号(CLK)变化慢得多的速率变化。例如，对于9比特调制器，所述数字信号在时钟信号的速率的1/512或更低的速率变化。

时间响应调整电路512以下面的方式工作。对于预定的延迟时间间隔M·T_s，其中M是延迟的时钟周期的数量，T_s是所述时钟信号(CLK)的周期，时间响应调整电路512的输出经调整的信号y[n]是：

y[n]＝2x[n]-x[n-M]                   方程(1)，或者

y[n]＝x[n]+(x[n]-x[n-M])             方程(2)其中x[n-M]是经M个时钟周期延迟的数字信号。对于某一n，y[n]大于或等于x[n]。实际上，在该延迟时间间隔期间，y[n]比x[n]的当前数字值大(x[n]-x[n-M])。当所述延迟时间间隔完结时，一旦从延迟元件522提供了x[n]的当前值，加法器524的输出变成y[n]＝x[n]。从而时间响应调整电路512产生与所述阶跃变化具有相同幅度的“过度激励”脉冲串p[n](即p[n]＝Δx[n]＝x[n]-x[n-M])。每个过度激励脉冲具有由所述延迟元件确定的M·T_s的持续时间。

经调制器耦合至所述时间响应调整电路的所述滤波器响应当前和先前输入值间的差异(即y[n]-y[n-1])。时间响应调整电路512在从(y[n]-y[n-1])＝(x[n]-x[n-1])到(y[n]-y[n-1])＝2·(x[n]-x[n-1])的延迟周期期间有效地使滤波器的激励加倍。该较高的y[n]导致对所述滤波器较多的激励，加速所述响应时间。在所述延迟周期终结时，即在M·T_s时间之后，时间响应调整电路512对所述输入数字值无影响并且y[n]变成x[n]。

图4B示出了使用时间响应调整电路512的接口电路的阶跃响应曲线。最初，在时刻t1所述经调整的信号从起始值跃迁到新值。然而，如图4B中所示，所述调制器由时间响应调整电路512过度激励到对应于(2V_最终-V_起始)的到经调整的值，该值是所述数字信号x[n-M]的变化的两倍。在t₁之后不久来自滤波器的模拟信号开始从所述起始值(V_起始)向(2V_最终-V_起始)过渡并以较快的速率到达V_最终。当所述模拟信号在时刻t₄接近V_最终时，所述过度激励脉冲被消除并且所述经调整的信号返回到对应于V_最终的值。然后所述滤波器转换到其最终值V_最终。如图4B中所示，所述过度激励脉冲具有等于输入值中的变化(ΔV＝V_最终-V_起始)的幅度并且具有(t₄-t₁)的持续时间。

如图4B中所示，对于所述输入数字信号中的某些变化，所述过度激励脉冲的幅度与所述数字信号中的变化相同(即p[n]＝Δx[n]＝x[n]-x[n-M])。当当前数字值有足够的峰值空间来提供具有幅度(p[n]＝Δx[n])的过度激励脉冲时该结果发生。特别地，如果(x[n-M]+2Δx[n])落在所述调制器的输入范围内，那么所述过度激励脉冲的幅度等于所述阶跃变化。对于数字信号中满足该条件的所有变化，在响应时间方面的改进量是(理论上)相同的。

然而，由于加法器524进行的饱和操作以保持经调整的信号y[n]处于后续电路(如∑-Δ调制器)的有效输入范围之内，对于所述数字信号中的某些变化所述过度激励脉冲的幅度小于Δx[n]。当当前数字值x[n]没有足够的峰值空间来提供具有幅度Δx[n]的过度激励脉冲时，这就发生。过度激励脉冲随后就受到可用峰值空间量的限幅。当所述脉冲幅度被限幅时，所述响应时间就没有当所述脉冲幅度不限幅时快。为了进一步提高(即加速)所述响应时间，可增加所述过度激励脉冲的持续时间。在一个实施例中，根据限幅的量增加所述过度激励脉冲的持续时间(从额定为M的脉冲持续时间)。例如，限幅一半的脉冲(即p[n]＝0.5·Δx[n])将比限幅四分之一的脉冲(即p[n]＝0.75·Δx[n])有更长的持续时间。

图8A和8B示出了模拟信号中在阶跃响应上限幅的影响。图8A示出了对于不限幅所述过度激励脉冲的情况的阶跃响应的曲线，而图8B示出了限幅所述过度激励脉冲的情况的阶跃响应的曲线。对于对应于图8A的详细实现，当不限幅所述过度激励脉冲时，所述过度激励脉冲的持续时间是112码元×8或11.4微秒，并且所述阶跃响应到最终值的70％的时间大约是10微秒。对于相同的实现，当100％限幅所述过度激励脉冲时(即不提供过度激励脉冲)，所述阶跃响应到最终值的70％的时间大约是24微秒。如上所述，当发生限幅时通过增加所述过度激励脉冲的持续时间可提高所述阶跃响应时间。

如图3和图5中所示，通过调整所述放大元件的增益或所述延迟元件的延迟或两者，可控制所述响应时间。对于某一的增益，如果所示延迟太短，产生较短的过度激励脉冲并且所述时间响应调整电路对所述响应时间有较少的影响。当所述延迟为0(M＝0)，所述时间响应调整电路的输出仅是x[n]并且无影响。为了加速响应时间，尽可能地增加所述延迟。然而，如果延迟太长，过多的过度激励脉冲可造成所述模拟信号超过所述最终值，这对于许多应用是不希望的结果。通过模拟或通过计算可实验地确定导致最快可能响应时间而不过冲的延迟。

类似地，对于某一特定延迟时间间隔M·T_s，如果所述放大元件的增益很小(即接近于1)，产生较小的过度激励脉冲并且所述时间响应调整电路对所述响应时间有较少的影响。当所述增益设置成1时，所述时间响应调整电路对所述响应时间无影响。

在一个实施例中，所述放大元件和所述延迟元件都是可编程的。在另一实施例中，根据所述数字信号中的变化量调整所述放大元件。例如，较高的增益或较长的延迟或两者，用于大变化，而较低的增益或较短的延迟或两者，用于较小的变化。在又一实施例中，所述输入信号中的每个变化可与一组编程的增益和延迟值相关，导致最快的响应时间而无过冲。

图3和图5示出了本发明的时间响应调整电路的一个实施例。所述时间响应调整电路可用数字电路实现。所述时间响应调整电路还可用诸如随机存取存储器(RAM)或只读存储器(ROM)的存储器元件实现。对于数字值中的某一特定改变，所述存储器元件提供值序列，该值序列提供所希望的时间响应特性(即最快的响应时间而无过冲)。

虽然以使用数字电路实现表述了本发明的时间响应的调整机构，但是本发明还可以处理器(即信号处理器160)执行的软件或微代码实现。而且，为具体应用描述了时间响应调整机构，在该具体应用中产生过度激励脉冲来获得较快响应时间。本发明的时间响应调整机构可用于其它应用，如“波形成形”所述时间响应来获得某一特定波形特性。从而，本发明的时间响应调整机构意味着覆盖任何及所有对由常规调制器和滤波器组合产生的模拟信号的时间响应特性的修改。∑-Δ调制器

所述∑-Δ调制器提供调制器信号k[n]，该信号包括对应于其输入处的经调整信号的高和低值序列(即输出波形序列)。所述高值均匀分布于输出波形之中。此特性导致较小的波纹幅度，因为耦合至所述调制器的滤波器中的电容器对每组高和低值进行充电和放电将具有相同的时间量。

图6示出了一阶∑-Δ调制器600的详细实施例的图。所述N比特经调整的信号y[n]提供给加法器612，该加法器用来自寄存器614的N个最低有效比特(LSB)加该信号。来自加法器612的最高有效比特(MSB)提供给“异”(XOR)门616的第1输入，而来自加法器612的N个LSB提供给寄存器614并由其存储。极性控制信号(极性)提供给XOR门616的第2输入。XOR门616根据所述极性控制信号的状态反转来自加法器612的MSB的极性(如高＝反转，而低＝不反转)。XOR门616的输出提供给寄存器618，使输出与所述时钟信号(CLK)同步。寄存器618的输出包括来自∑-Δ调制器600的调制器信号。

∑-Δ调制器600均匀地分布高值间的间隔，以提供超过常规PDM的改进稳态波纹性能。分析指出用9比特分辨率(N＝9)，∑-Δ调制器600能以大约为3的因子降低峰-峰波纹幅度的较差情况。

∑-Δ调制器600除了通过过采样在频率中均匀地扩展波纹能量之外，还通过利用反馈对所述波纹能量进行噪声成形。通过噪声成形，大部分波纹能量移到较高频率并由后续的滤波器滤除，从而导致在所关心的未滤除的较低频率中有较少的波纹。∑-Δ调制器600的噪声成形由下面的表示式示出：

K(z)＝z^-1Y(z)+(1-z^-1)E_Q(z)                 方程(3)其中Y(z)、K(z)和E_Q(z)分别是调制器输入、调制器输出以及量化误差的z变换。所述调制器转移函数(H_Y(z)＝K(z)/Y(z))由下式给出：

H_Y(z)＝z^-1              方程(4)并且所述量化误差函数(H_E(z)＝K(z)/E_Q(z))由下式给出：

H_E(z)＝(1-z^-1)          方程(5)由于z^-1在直流频率变成1而在f_CLK/2变成-1，所述量化误差函数H_E(z)在直流频率提供0增益(或无限衰减)，在较低频率提供大的衰减，而在较高频率提供相对的放大。量化噪声有效地从较低频率移到可容易地实现滤波的较高频率。

一阶∑-Δ调制器对每个有效的输入数字值输出特定的波形。根据所述高值和低值在所述波形中的布局，每个波形有特定的波纹特性。

图8C和8D示出了两个详细接口电路实现的对于所有可能的输入数字值的峰-峰波纹幅度曲线。如图8C中所示，所述∑-Δ调制器具有9比特的分辨率。注意到所述波纹幅度依赖于所述输入数字值变化，并且在极值0和512附近较高。在图8C中对于5至508的输入值，较差情况的波纹幅度是1.7mV。通过提供额外的滤波(即减小耦合至所述∑-Δ调制器的滤波器的带宽)可降低所述波纹的幅度。就图8而言，对于相同的接口电路实现，当通过将极点p₁＝9.33kHz和p₂＝54.34kHz下移至p₁＝624Hz和p₂＝32.48kHz降低所述滤波器的带宽时，所述较差情况的波纹幅度降低到300μV。

所述波纹性能是调制器类型、所述低通滤波器的带宽以及所述调制器时钟的速率的函数。可示出，对于小于一个LSB的100％的波纹，来自二阶RC-RC滤波器的模拟信号中的波纹量遵循下面的关系式：方程(6)或等价于，

方程(7)其中f_c是所述滤波器的转角点频率。从这些关系式可见加速所述∑-Δ调制器的时钟频率(f_CLK)导致波纹量的对应减少。然后通过增加所述模拟滤波器的带宽，波纹性能方面的改进可用于换取较快的响应时间。

虽然结合一阶∑-Δ调制器描述了本发明，但是也可使用较高阶的∑-Δ调制器(即二或三阶调制器)。一般地，较高阶∑-Δ调制器把更多的带内量化噪声推到能较容易地进行滤波的较高频率。如果所述∑-Δ调制器的阶数高于所述模拟滤波器的阶数，就不能充分地滤除带外量化噪声并且所述模拟信号可能包含较高量的带外噪声，这可能降低系统的性能。根据所用的模拟滤波器的阶数选择所述∑-Δ调制器的阶数。

当连同∑-Δ调制器一起使用时，本发明的时间响应调整电路能提供改进的性能。然而，所述时间响应调整电路还可与PWM、PDM或M比特DAC组合使用。模拟滤波器

一阶低通滤波器典型地用于对来自所述调制器的调制器信号进行滤波。可以用单个电阻器和单个电容器实现所述一阶滤波器。虽然一阶滤波器导致较低的元件计数，但是对于某些应用所述响应时间和波纹性能不令人满意。

结合本发明，可使用二阶或较高阶滤波器来提供对于模拟信号的较快响应时间或较小波纹量或两者。下面描述了二阶低通滤波器比一阶低通滤波器在性能方面的改进。在详细实施例中，如图3A所示，以具有2个电阻器和2个电容器的RC-RC滤波器实现所述二阶滤波器。该实现仅比所述一阶RC滤波器稍微复杂一点，但是当与本发明的时间响应调整电路组合使用时，提供改进得多的性能。

用一阶RC滤波器，在大部分工作范围上(即对于高于所述滤波器的极点的频率的频率， $f_p=\frac{1}{\mathrm{RC}}$ ，波纹与所述RC滤波器的截止频率f_p成比例。这是由于所述RC滤波器的频率响应的幅度在极点频率之外以1/f衰减。所述模拟信号上的波纹具有等于波形的周期的最低基频或 其中f_CLK是用于对所述调制器时钟节拍的时钟信号的频率。

二阶低通滤波器的总转移函数可以如下表示： $H\left(s\right)=\frac{{{\mathrm{\ω}}_n}^2}{s^2+2\mathrm{\ζ}{\mathrm{\ω}}_{n}s+{{\mathrm{\ω}}_n}^2}$ 方程(8)其中所述极点由下式给出： $p_{\mathrm{1,2}}=-\mathrm{\ζ}{\mathrm{\ω}}_n\±{\mathrm{\ω}}_n\sqrt{{\mathrm{\ζ}}^2-1}$ 方程(9)对于图3A中示出的二阶RC-RC低通滤波器，ζ＞1，两个极点p₁和p₂是实数，并且所述转移函数化为： $H\left(s\right)=\frac{p_1{p}_2}{(s-p_1)(s-p_2)}$ 方程(10)

对于具有两个极点的二阶滤波器，所述滤波器的频率响应在第1极点和第2极点的频率间以1/f衰减，并在所述第2极点的频率之后以1/f²衰减。通过选择两个极点的频率低于波纹分量(即f_p1和f_p2＜f_波纹)，所述波纹以40dB/10倍频的斜率衰减，这比用一阶滤波器获得的20dB/10倍频的斜率快。然后波纹中的改进可以换取滤波器的响应时间中的改进。换句话说，为了满足特定的波纹要求，所述二阶滤波器的极点可以增加到比一阶滤波器的极点高，从而导致较快的响应时间而不牺牲波纹性能。

参考方程(8)，自然频率ω_n控制所述二阶滤波器的标度。对于较小波纹幅度和较快响应时间的期望对该参数的要求互相矛盾。对于二阶滤波器，临界阻尼条件导致最快的阶跃响应而无过冲。对于二阶滤波器，邻界阻尼发生在ζ＝1时，这将导致极点落在实轴上的同一位置(或p₁＝p₂)。

在对于规定的波纹幅度要求快响应时间的应用中，可以把所述RC-RC滤波器设计成接近所述临界阻尼条件(即ζ尽可能接近于1)，并且按所规定的波纹性能允许的那样尽可能高地增加所述自然频率ω_n。分析指出，通过使用二阶临界阻尼滤波器，对于LSB的30％的波纹幅度规范，可以以大约是一阶滤波器的10倍的因子加速所述滤波器的响应时间。对于较小规定的波纹幅度，响应时间的改进甚至更大。

通过对于更高阶滤波器(如3阶、4阶或更高阶)的使用可以实现响应时间方面的进一步改进。

图3A示出了仅包括电阻器和电容器的滤波器实现。还可以设计使用其它电抗元件(如电感器)设计滤波器。例如，可以把二阶滤波器设计成使用单个电感器和单个电容器。由于不同于限制于ζ＞1的RC滤波器，对于这些滤波器阻尼ζ可取所有的值，LC滤波器提供提供额外的灵活性。从而，可把LC滤波器设计成欠阻尼的(即具有ζ＜1)来提供带有一些过冲的更快的响应时间。还可以本领域中所知的方式以有源滤波器实现所述滤波器。各种滤波器实现处于本发明的范围之中。接口申路的详细实现

图7示出了用于例如CDMA蜂窝网电话机的发射机AGC回路的本发明的接口电路710的详细实施例的图。接口电路710包括时间响应调整电路712，一阶∑-Δ调制器以及二阶低通滤波器716。

在时间响应调整电路712中，数字信号x[n]提供给放大元件720和寄存器722。放大元件720以缩放因子2缩放所述数字信号以产生2x[n]。寄存器722以由总线上的延迟值(Delay_Val)确定的延迟时间间隔锁存所述数字信号x[n]。寄存器722保留旧的值直到锁存新值为止。计数器726以所述延迟值输入并在所述延迟值指示的延迟时间间隔之后向寄存器722提供启动信号。来自放大元件720的经缩放的信号和来自延迟元件722的经延迟的信号提供给加法器724，所述加法器724从所述经缩放的信号中减去所述经延迟的信号。加法器724是饱和加法器，产生具有落入∑-Δ调制器714的输入范围之内的N比特值的经调整信号y[n]。所述经调整的信号提供给∑-Δ调制器714。

∑-Δ调制器714与图6中所示的调制器类似地实现，具有N＝9。低通滤波器716对来自调制器714的调制器信号进行滤波以产生模拟信号。在图7所示的实施例中，低通滤波器716是类似于图3A中所示的二阶RC-RC滤波器。

许多蜂窝网电话机以不止一个操作模式运行。例如，双频带蜂窝网电话机能在数字模式或模拟模式下运行。可由诸如全球数字移动电话系统(GSM)信号的码分多址(CDMA)信号或时分多址(CDMA)信号的传输来表征所述数字模式。可由调频(FM)信号或调幅(AM)信号表征所述模拟模式。

通常，对于数字模式和对于模拟模式的要求是不同的。例如，在数字(如CDMA)模式中要求快响应时间，而对于模拟(如FM)模式要求较低波纹幅度。因此，为了获得较快响应时间，对于数字模式模拟滤波器的带宽较宽，而为了获得较低波纹幅度，对于模拟模式模拟滤波器的带宽较窄。要求在两种模式下运行的蜂窝网电话机满足两种模式的规格，并且组合的要求可使双模电话机的设计复杂化。

如图7所示，滤波器716包括与开关750串联耦合的额外的电容器748，它们的组合与电容器746并联。在数字模式中，当对于较快的响应时间要求较宽的带宽时，开关750打开并且电容器748不是RC-RC滤波器的一部分。在模拟模式中，当对于较小波纹幅度要求较窄的带宽时，开关750闭合并且电容器748与电容器746并联耦合以提供更大电容量。在一特定实施例中，对所述电阻器和电容器选择下面的值：R1＝R2＝1KΩ、C1＝10nF、C2＝5nF(对于CDMA模式)，以及C3＝120nF(对于FM模式)。用该实现，相同的基本RC-RC滤波器(R1＝R2＝1KΩ、C1＝10nF、C2＝5nF)用于两种模式并且对于模拟模式切换所述额外的电容器750(C3＝120nF)使之与电容器746并联。可以用双极性晶体管、金属氧化物半导体(MOS)门或其它电路元件实现开关750。

部分地通过对调制器时钟选择适当的频率(f_CLK)，还可获得不同的时间响应特性。在详细实施例中，用9比特的调制器实现时，对于CDMA模式f_CLK＝19.6608MHz，而对于FM模式f_CLK＝19.68MHz。对于AGC控制回路，对于CDMA和FM模式，最低基频(f_CLK/512)是典型的38.4KHz。选择二阶RC滤波器的极点使得这些RC-RC滤波器提供足够的波纹衰减以满足波纹规范。对于FM模式，所述波纹规范一般很难满足，并且把FM RC-RC滤波器设计成提供更多衰减。从而，在较低频率设置FM RC-RC滤波器的极点(如p₁＝624Hz，p₂＝32.84kHz)使得所述波纹基频在比p₁和p₂高的频率处，并以40dB/10倍频衰减。对于CDMA模式，波纹滤波上的限制较不严格，允许在较高的频率处设置p₁和p₂(p₁＝9.33kHz，p₂＝54.34kHz)。位于p₁和p₂之间的最低基频以20dB/10倍频衰减，并且剩下的波纹频率成分在高于p₁和p₂的频率处以40dB/10倍频衰减。

给出了较佳实施例的上述说明，使本领域的任何普通技术人员能够制造或使用本发明。对于本领域的普通技术人员，这些实施例的各种修改是显而易见的，并且在此定义的一般原则可适用于其它实施例而不使用创造能力。例如，本发明还可用于提供整形的阶跃响应以及其它特性。因此，本发明不打算局限于在此示出的实施例，而是要使最宽泛的范围符合这里揭示的原理和新颖特点。

Claims (25)

1.一种接口电路，其特征在于包括：

接收数字信号并产生经调整的信号的时间响应调整电路；

耦合至所述时间响应调整电路以接收所述经调整信号并产生调制器信号的调制器；以及

耦合至所述调制器以接收所述调制器信号并产生模拟信号的滤波器，

其中所述模拟信号具有经所述时间响应调整电路调整的时间响应。

2.如权利要求1所述的电路，其特征在于所述时间响应调整电路产生相应于数字信号中的变化的过度激励脉冲。

3.如权利要求2所述的电路，其特征在于所述过度激励脉冲具有所述数字信号中的变化2倍的幅度。

4.如权利要求2所述的电路，其特征在于所述过度激励脉冲具有由所述数字信号中的变化的幅度所确定的幅度。

5.如权利要求2所述的电路，其特征在于所述过度激励脉冲具有由所述数字信号中的变化的幅度所确定的持续时间。

6.如权利要求2所述的电路，其特征在于所述过度激励脉冲限幅于所述调制器的输入范围之内。

7.如权利要求6所述的电路，其特征在于根据限幅量而增长所述经限幅的过度激励脉冲的持续时间。

8.如权利要求1所述的电路，其特征在于所述调制器是∑-Δ调制器。

9.如权利要求8所述的电路，其特征在于所述∑-Δ调制器是一阶的。

10.如权利要求1所述的电路，其特征在于所述滤波器是二阶RC低通滤波器。

11.一种控制回路，其特征在于包括权利要求1的接口电路。

12.一种接收机，其特征在于包括权利要求1的接口电路。

13.一种接口电路，其特征在于包括：

接收数字信号并产生经调整信号的时间响应调整电路，所述时间响应调整电路包括

接收并以缩放因子缩放所述数字信号的放大元件；

接收并以时间延迟延迟所述数字信号的延迟元件；

耦合至所述放大元件和所述延迟元件的加法器；

耦合至所述时间响应调整电路以接收所述经调整信号并产生调制器信号的调制器；以及

耦合至所述调制器以接收所述调制器信号并产生模拟信号的滤波器，其中所述模拟信号具有经所述时间响应调整电路修改的时间响应。

14.如权利要求13所述的电路，其特征在于所述缩放因子是2。

15.如权利要求13所述的电路，其特征在于所述时间延迟由控制信号上的值确定。

16.如权利要求13所述的电路，其特征在于部分地根据所述数字信号中的变化的幅度确定所述时间延迟。

17.如权利要求13所述的电路，其特征在于所述缩放因子和所述时间延迟是可编程的。

18.如权利要求13所述的电路，其特征在于进一步包括：

接收所述调制器信号以及极性信号并产生具有正确极性的调制器信号的“异或”门，

其中所述滤波器接收具有所述正确极性的调制器信号。

19.一种用于修改模拟信号的时间响应的方法，其特征在于包括：

接收数字信号；

根据所述数字信号以及所述数字信号中的变化产生经调整的信号；

根据所述经调整的信号产生调制器信号；

对所述调制器信号进行滤波以获得模拟信号，

其中所述模拟信号具有经修改的时间响应。

20.如权利要求22所述的电路，其特征在于由用于对所述调制器计时的时钟信号的频率的调整而修改所述模拟信号的时间响应。

21.如权利要求22所述的电路，其特征在于由所述滤波器的带宽的调整修改所述模拟信号的时间响应。

22.如权利要求19所述的电路，其特征在于根据所述数字信号的幅度中的变化修改所述模拟信号的时间响应。

23.如权利要求22所述的电路，其特征在于根据所述时间响应调整电路的时间延迟和缩放因子进一步修改所述模拟信号的时间响应。

24.如权利要求19所述的电路，其特征在于所述经调整的信号包括相应于所述数字信号中的变化的过度激励脉冲。

25.一种接收机，其特征在于包括：

可变增益元件；

设置所述可变增益元件的增益的增益控制回路，所述增益控制回路包括

产生数字控制信号的回路控制电路，

耦合至所述回路控制信号以接收所述数字控制信号并产生经调整的信号的时间响应调整电路，

耦合至所述时间响应调整电路以接收所述经调整信号并产生调制器信号的调制器，

耦合至所述调制器以接收所述调制器信号并产生模拟控制信号的滤波器，

其中根据所述模拟控制信号调整所述可变增益元件的增益。

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