JPH01186019A - D/a変換装置 - Google Patents
D/a変換装置Info
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- JPH01186019A JPH01186019A JP999088A JP999088A JPH01186019A JP H01186019 A JPH01186019 A JP H01186019A JP 999088 A JP999088 A JP 999088A JP 999088 A JP999088 A JP 999088A JP H01186019 A JPH01186019 A JP H01186019A
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- signal
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- 230000010354 integration Effects 0.000 claims abstract description 8
- 238000005070 sampling Methods 0.000 claims description 13
- 230000001934 delay Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000004630 mental health Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(R稟上の利用分野)
本発明は、P CM (Pulse Code Mod
ulation)信号をアナログ信号に変換するD/A
変換装置に関する。
ulation)信号をアナログ信号に変換するD/A
変換装置に関する。
(従来の技術)
PCM信号をアナログ信号に変換するD/A変換回路と
して、各種の方式が有るが、例えば抵抗ラダー型り/A
変換回路が多く用いられているが、この抵抗ラダー型り
/A変換回路は、供給されるPCM信号の各ビットの重
みに対応した電圧、または電流をアナログ信号チにより
開開され、アナログ信号に変換される。上記電圧、また
は電流を得るのに抵抗器が使用されるものである。
して、各種の方式が有るが、例えば抵抗ラダー型り/A
変換回路が多く用いられているが、この抵抗ラダー型り
/A変換回路は、供給されるPCM信号の各ビットの重
みに対応した電圧、または電流をアナログ信号チにより
開開され、アナログ信号に変換される。上記電圧、また
は電流を得るのに抵抗器が使用されるものである。
このような抵抗ラダー型り/A変換回路の出力信号は、
大きいオーバーシュート、および標本化周波数の高調波
が含まれているので、これらを取り除くために、標本化
周波数の172のカットオフ周波数のローパスフィルタ
およびデイグリッチ回路が必要である。
大きいオーバーシュート、および標本化周波数の高調波
が含まれているので、これらを取り除くために、標本化
周波数の172のカットオフ周波数のローパスフィルタ
およびデイグリッチ回路が必要である。
従って、D/A変換回路、ローパスフィルタおよびデイ
グリッヂ回路とでD/A変換S置装構成し、その出力信
号波形は、第5図のようにステップ状になる。
グリッヂ回路とでD/A変換S置装構成し、その出力信
号波形は、第5図のようにステップ状になる。
(発明が解決しようとする課題)
このように従来のD/A変換装置による出力アナログ信
舅波形は、ステップ状に変化し、特性上からも、14に
オーディオに用いる場合は、聴感上、および精神血住上
からも問題点とされていた。
舅波形は、ステップ状に変化し、特性上からも、14に
オーディオに用いる場合は、聴感上、および精神血住上
からも問題点とされていた。
また、例えば抵抗ラダー型D/A変換回路を用いたD/
△変換装蕩は重み付&′J誤差、特にMS13゜2M5
Bが変化した時の変換誤差が大きく、またD/A変換装
置の分解能を上げようとすると、高価なビット数の多い
D/A変換回路が必要である等の問題点があった。
△変換装蕩は重み付&′J誤差、特にMS13゜2M5
Bが変化した時の変換誤差が大きく、またD/A変換装
置の分解能を上げようとすると、高価なビット数の多い
D/A変換回路が必要である等の問題点があった。
更に、従来のD/A変換装置は回路構成はローパスフィ
ルタおよびデイグリッヂ回路が必要である等の問題点も
あった。
ルタおよびデイグリッヂ回路が必要である等の問題点も
あった。
(課題を解決するための手段)
(1)発明は、上記課題を解決するために、供給された
P CM 信号の1サンプリング11間だけ遅延する「
迂回路と、この遅延回路の出力信号と前記PCM信>〕
との差信号を得る減9回路と、この減算回路の出力信号
をデジタル信号からアナログ信号に変換するD/A変換
回路と、このD/A変換回路の出力信号を積分する積分
回路とを備えたことを特徴とするD/A変換装置を提供
する。
P CM 信号の1サンプリング11間だけ遅延する「
迂回路と、この遅延回路の出力信号と前記PCM信>〕
との差信号を得る減9回路と、この減算回路の出力信号
をデジタル信号からアナログ信号に変換するD/A変換
回路と、このD/A変換回路の出力信号を積分する積分
回路とを備えたことを特徴とするD/A変換装置を提供
する。
(2)本発明は、累積変換誤差を軽減するために、供給
されたPCM信号の1サンプリング期間だけ遅延する遅
延回路と、この遅延回路の出力信号と前記PCM信号と
の差信号を得る減算回路と、この減算回路の出力信号を
デジタル信号からアナログ信号に変換する第1のD/A
変換回路と、この第1のD/A変換回路の出力信号を積
分する積分回路と、前記PCM信号をアナログ信号に変
換する第2のD/△変換回路と、この第2のD/A変換
回路の出力信号の低域成5)を通過させる第1のローパ
スフィルタと、前記積分回路の出力信号の低域成分を通
過させる第2のローパスフィルタと、第1および第2の
ローパスフィルタの出力信号の差分を前記積分回路へ供
給する比較回路とを備えたことを特徴とするD/へ変換
装置を提供する。
されたPCM信号の1サンプリング期間だけ遅延する遅
延回路と、この遅延回路の出力信号と前記PCM信号と
の差信号を得る減算回路と、この減算回路の出力信号を
デジタル信号からアナログ信号に変換する第1のD/A
変換回路と、この第1のD/A変換回路の出力信号を積
分する積分回路と、前記PCM信号をアナログ信号に変
換する第2のD/△変換回路と、この第2のD/A変換
回路の出力信号の低域成5)を通過させる第1のローパ
スフィルタと、前記積分回路の出力信号の低域成分を通
過させる第2のローパスフィルタと、第1および第2の
ローパスフィルタの出力信号の差分を前記積分回路へ供
給する比較回路とを備えたことを特徴とするD/へ変換
装置を提供する。
(3)本発明は、上記分解能の課題を解決するために、
供給されたPCM信号をオーバサンプリングJるオーバ
リンプリングデジタルフィルタと、このオーバリンブリ
ングデジタルフィルタの出力信号を1リンブリング期間
だけ遅延する遅延回路と、この遅延回路の出力信号と前
記オーバリンプリングデジタルフィルタの出力信号との
差信号を得る減免回路と、この減算回路の出力信号をデ
ジタル化8からアナログ信号に変換するD/Δ変換回路
と、このD/A変換回路の出力信号を積分する積分回路
とを(軸えたことを特徴とするD/A変換装置を提供す
る。
供給されたPCM信号をオーバサンプリングJるオーバ
リンプリングデジタルフィルタと、このオーバリンブリ
ングデジタルフィルタの出力信号を1リンブリング期間
だけ遅延する遅延回路と、この遅延回路の出力信号と前
記オーバリンプリングデジタルフィルタの出力信号との
差信号を得る減免回路と、この減算回路の出力信号をデ
ジタル化8からアナログ信号に変換するD/Δ変換回路
と、このD/A変換回路の出力信号を積分する積分回路
とを(軸えたことを特徴とするD/A変換装置を提供す
る。
(実/A例)
第1図1j木発明のD/へ変換装置の第1の実施例のブ
【」ツク系統図であり、1はデジタル信号(PCM信号
)が供給される入力端子、この入力端j″−1に供給さ
れたデジタル信号は減算回路2の一方の入力端子と入力
端子1に供給されたデジタル化8のり”ンプリング周波
数の1周期だけ信号をili延さける遅延回路3とにそ
れぞれ供給されている。
【」ツク系統図であり、1はデジタル信号(PCM信号
)が供給される入力端子、この入力端j″−1に供給さ
れたデジタル信号は減算回路2の一方の入力端子と入力
端子1に供給されたデジタル化8のり”ンプリング周波
数の1周期だけ信号をili延さける遅延回路3とにそ
れぞれ供給されている。
遅延回路3の出力信号は減算回路2の他方の入力端子に
供給されており、この減免回路2の出力信号はデジタル
信号からアナログ信号に変換するD/A変換回路4、積
分回路5をシリアルに介し、出力端子6に供給されてい
る。
供給されており、この減免回路2の出力信号はデジタル
信号からアナログ信号に変換するD/A変換回路4、積
分回路5をシリアルに介し、出力端子6に供給されてい
る。
入力端子1に供給されたデジタル信号は、遅延回路3に
よりデジタル信号のサンプリング周波数の1周期だけ遅
延された信号と入力端子1に供給されたそのままのデジ
タル信号とを減算回路2で減算されることにより、1サ
ンプル前のデジタル信号との差分信号が連続して得られ
る。
よりデジタル信号のサンプリング周波数の1周期だけ遅
延された信号と入力端子1に供給されたそのままのデジ
タル信号とを減算回路2で減算されることにより、1サ
ンプル前のデジタル信号との差分信号が連続して得られ
る。
この差分信号はD/A変換回路4により差分のアナログ
信号に変換される。この差分のアナログ信号はステップ
状の波形であるが、積分回路5を通すことにより出力端
子6に第4図に図示されるような滑らかなアナログ信号
が得られる。
信号に変換される。この差分のアナログ信号はステップ
状の波形であるが、積分回路5を通すことにより出力端
子6に第4図に図示されるような滑らかなアナログ信号
が得られる。
上記第1の実施例はD/A変換回路4の誤差が累積する
ので、この累積誤差を除去するD/A変換装置として、
上記第2の実施例が発明された。
ので、この累積誤差を除去するD/A変換装置として、
上記第2の実施例が発明された。
第2図は本発明のD/A変換装置の第2の実施例のブロ
ック系統図であり、第1図にD/A変換回路7、ローパ
スフィルタ(LPF)8.9、比較回路10をイ」加し
たものであり、第1図と同一構成部分には同一符号を付
与して説明する。
ック系統図であり、第1図にD/A変換回路7、ローパ
スフィルタ(LPF)8.9、比較回路10をイ」加し
たものであり、第1図と同一構成部分には同一符号を付
与して説明する。
入力端子1に供給されたデジタル信号はD/△変換回路
7、ローパスフィルタ8をシリアルに介して、比較回路
10の一方の入力端子に供給されている。また、積分回
路5の出力信号は比較回路10の他方の入力端子に供給
されており、比較回路10の出力信号は積分回路5に供
給されている。
7、ローパスフィルタ8をシリアルに介して、比較回路
10の一方の入力端子に供給されている。また、積分回
路5の出力信号は比較回路10の他方の入力端子に供給
されており、比較回路10の出力信号は積分回路5に供
給されている。
ここで、入力端子1に供給されたデジタル信号は、第1
の実施例で説明したように、減韓回路2、遅延回路3、
D/A変換回路4、積分回路5により出力端子6にアナ
ログ信号が得られる。
の実施例で説明したように、減韓回路2、遅延回路3、
D/A変換回路4、積分回路5により出力端子6にアナ
ログ信号が得られる。
一方、D/A変換回路7により得られるアナログ信号は
、D/A変換回路7で生じる誤差が累積していないので
、D/A変換回路7により得られるアナログ信号を15
準として、積分回路5より19られるアナログ信号の誤
差を比較回路10で冑て積分回路5にフィードバックを
して誤差を補正している。
、D/A変換回路7で生じる誤差が累積していないので
、D/A変換回路7により得られるアナログ信号を15
準として、積分回路5より19られるアナログ信号の誤
差を比較回路10で冑て積分回路5にフィードバックを
して誤差を補正している。
また、ローパスフィルタ8.9を使用しているのは、誤
差が生じ易い低域のみを補正すれば、充分であるからで
、ローバスフィルり8.9のカッ1〜オフ周波数は、例
えば1111程度で良い。このカットオフ周波数は、ロ
ーパスフィルタ8.9にそれぞれ供給される信号の周波
数特性が同一であれば、路間−の特性が望ましい。
差が生じ易い低域のみを補正すれば、充分であるからで
、ローバスフィルり8.9のカッ1〜オフ周波数は、例
えば1111程度で良い。このカットオフ周波数は、ロ
ーパスフィルタ8.9にそれぞれ供給される信号の周波
数特性が同一であれば、路間−の特性が望ましい。
D/A変換回路7は低域のアナログ信号が得られれば良
いので、D/A変換回路4に比較して安洒な物で良い。
いので、D/A変換回路4に比較して安洒な物で良い。
第3図は本発明のD/△変換装置の第3の実施例のブロ
ック系統図であり、第1図の入力端子1と減免回路2お
よび遅延回路3との間にオーバサンプリングデジタルフ
ィルタ11(1ス下、単にフィルタ11と記INI!す
ることがある)が挿入されている以外は同じであり、第
1図と同一構成部分には同一符号を付与して説明する。
ック系統図であり、第1図の入力端子1と減免回路2お
よび遅延回路3との間にオーバサンプリングデジタルフ
ィルタ11(1ス下、単にフィルタ11と記INI!す
ることがある)が挿入されている以外は同じであり、第
1図と同一構成部分には同一符号を付与して説明する。
ここで、デジタル信号がオーディオに使用される揚台、
サンプリング周波数をFsとすると、使用されるアナロ
グ151号の帯域は、一般に折り返し1gをM()るた
め、Fs/2以下に制限している。
サンプリング周波数をFsとすると、使用されるアナロ
グ151号の帯域は、一般に折り返し1gをM()るた
め、Fs/2以下に制限している。
従って、11ナンブル間のデジタル信号の最大変化Φは
、オーディオ信号が第6図に図示される正弦波とすれば
、周波数F s/2の正弦波の最大傾斜π(ラジアン)
よりも小さい。
、オーディオ信号が第6図に図示される正弦波とすれば
、周波数F s/2の正弦波の最大傾斜π(ラジアン)
よりも小さい。
仮に、オーバサンプリングデジタルフィルタ11が4倍
にA−バナンブリングするものとすると、フィルタ11
が送出する1サンプル間のデジタル信号の最大変化量は
、π/4(ラジアン)揚079J、すb小さいことにな
る。
にA−バナンブリングするものとすると、フィルタ11
が送出する1サンプル間のデジタル信号の最大変化量は
、π/4(ラジアン)揚079J、すb小さいことにな
る。
入力端子1に供給されたデジタル信号は、フィルタ11
によりここでは、44aにオーパリ゛ンブリングされる
。この4倍にオーバサンプリングされた信号は、赴延回
路3により元のサンプリング周波数の4侶の周波数の1
周期だけ遅延された信号と減の回路2で減算され、1サ
ンプル前のデジタル信号との差分が連続してrIられる
。
によりここでは、44aにオーパリ゛ンブリングされる
。この4倍にオーバサンプリングされた信号は、赴延回
路3により元のサンプリング周波数の4侶の周波数の1
周期だけ遅延された信号と減の回路2で減算され、1サ
ンプル前のデジタル信号との差分が連続してrIられる
。
この2差分信号はD/△変換回路4により差分のアナロ
グ信号に変換される。この差分のアナログ信号はステッ
プ状の波形であるが、積分回路5を通すことにより出力
端子6に滑らかなアナログ信号が得られる。
グ信号に変換される。この差分のアナログ信号はステッ
プ状の波形であるが、積分回路5を通すことにより出力
端子6に滑らかなアナログ信号が得られる。
ここで、フィルタ11が4倍にオーバサンプリングする
もので、D/A変換回路4が16ビツトであれば、D/
A変換@Iは、17ビツトの出力傾斜数となり、フィル
タ11が8倍にオーバサンプリングするものでD/A変
換回路4が16ビツトであれば、D/A変換装置は、1
8ビツトの出力傾斜数となり、使用するD/△変挽変格
回路4以上解能が得られる。
もので、D/A変換回路4が16ビツトであれば、D/
A変換@Iは、17ビツトの出力傾斜数となり、フィル
タ11が8倍にオーバサンプリングするものでD/A変
換回路4が16ビツトであれば、D/A変換装置は、1
8ビツトの出力傾斜数となり、使用するD/△変挽変格
回路4以上解能が得られる。
(発明の効果)
(1)本発明のD/へ変換装置による出力アナログ信号
は、ステップ状でなく、滑らかに変化するので、特にオ
ーディオに用いる場合は、特性上も聴感上、および精神
衛生上も好ましい効果が得られる。
は、ステップ状でなく、滑らかに変化するので、特にオ
ーディオに用いる場合は、特性上も聴感上、および精神
衛生上も好ましい効果が得られる。
更に、本発明のD/A変換装置は回路構成はローパスフ
ィルタおよびデイグリッチ回路が不必要で、安価である
特長がある。
ィルタおよびデイグリッチ回路が不必要で、安価である
特長がある。
(2)本発明のD/△/△装置は、特に低域で生じ易い
累積変換誤差が補正されるため、デジタル信号からアナ
ログ信号に正しく変換されるため、特にA”−−/−イ
Aに用いる場合は、特性上も@盛上、およびも1神衛生
上も好ましい効果が得られる。
累積変換誤差が補正されるため、デジタル信号からアナ
ログ信号に正しく変換されるため、特にA”−−/−イ
Aに用いる場合は、特性上も@盛上、およびも1神衛生
上も好ましい効果が得られる。
(3)本発明によれば、使用されるD/A’a換回路以
上の分解能が得られ、本発明のD/A変換装置による出
力アナログ信号は、サンプリング間隔が細かくなり、波
形もステップ状ではなく、清らかに変化しているので、
特性上良好なアナログ信号が得られ、特にオーディオに
用いる場合は、IIJi感上!盛上優れた音質が得られ
る特長がある。
上の分解能が得られ、本発明のD/A変換装置による出
力アナログ信号は、サンプリング間隔が細かくなり、波
形もステップ状ではなく、清らかに変化しているので、
特性上良好なアナログ信号が得られ、特にオーディオに
用いる場合は、IIJi感上!盛上優れた音質が得られ
る特長がある。
更に、安(ilなり/A変換回路で済み、回路構成り【
コーパスフィルタおよびデイグリッチ回路が不負なのぐ
、全体として安価なり/A変換装置が11られる特長が
ある。
コーパスフィルタおよびデイグリッチ回路が不負なのぐ
、全体として安価なり/A変換装置が11られる特長が
ある。
第1図μ本発用のD/A変換装置の第1の実施例のブロ
ック系統図、第2図は本発明のD/A変換装置の第2の
実施例のブロック系統図、第3図は本発明のD/A変換
装置の第3の実施例のブロック系統図、第4図は本発明
のD/A変換装置による出力信号の波形図、第5図は従
来のD/A変換装冒による出力信号の波形図、第6図は
本発明を説明するための波形図である。 である。 1・・・入力端子、2・・・減算回路、3・・・遅延回
路、4・・・(第1の)D/A変挽回路、5・・・積分
回路、6・・・出力端子、7・・・(第2の)D/△変
挽回路、8・・・(第1の)ローパスフィルタ(LPF
)、9・・・(第2の)ローパスフィルタ(LPF)、
10・・・比較回路、 1]・・・A−バサンプリングデジタルフィルタ。
ック系統図、第2図は本発明のD/A変換装置の第2の
実施例のブロック系統図、第3図は本発明のD/A変換
装置の第3の実施例のブロック系統図、第4図は本発明
のD/A変換装置による出力信号の波形図、第5図は従
来のD/A変換装冒による出力信号の波形図、第6図は
本発明を説明するための波形図である。 である。 1・・・入力端子、2・・・減算回路、3・・・遅延回
路、4・・・(第1の)D/A変挽回路、5・・・積分
回路、6・・・出力端子、7・・・(第2の)D/△変
挽回路、8・・・(第1の)ローパスフィルタ(LPF
)、9・・・(第2の)ローパスフィルタ(LPF)、
10・・・比較回路、 1]・・・A−バサンプリングデジタルフィルタ。
Claims (3)
- (1)供給されたPCM(Pulse Code Ho
dulation)信号の1サンプリング期間だけ遅延
する遅延回路と、この遅延回路の出力信号と前記PCM
信号との差信号を得る減算回路と、この減算回路の出力
信号をデジタル信号からアナログ信号に変換するD/A
変換回路と、このD/A変換回路の出力信号を積分する
積分回路とを備えたことを特徴とするD/A変換装置。 - (2)供給されたPCM信号の1サンプリング期間だけ
遅延する遅延回路と、この遅延回路の出力信号と前記P
CM信号との差信号を得る減算回路と、この減算回路の
出力信号をデジタル信号からアナログ信号に変換する第
1のD/A変換回路と、この第1のD/A変換回路の出
力信号を積分する積分回路と、前記PCM信号をアナロ
グ信号に変換する第2のD/A変換回路と、この第2の
D/A変換回路の出力信号の低域成分を通過させる第1
のローパスフィルタと、前記積分回路の出力信号の低域
成分を通過させる第2のローパスフィルタと、第1およ
び第2のローパスフィルタの出力信号の差分を前記積分
回路へ供給する比較回路とを備えたことを特徴とするD
/A変換装置。 - (3)供給されたPCM信号をオーバサンプリングする
オーバサンプリングデジタルフィルタと、このオーバサ
ンプリングデジタルフィルタの出力信号を1サンプリン
グ期間だけ遅延する遅延回路と、この遅延回路の出力信
号と前記オーバサンプリングデジタルフィルタの出力信
号との差信号を得る減算回路と、この減算回路の出力信
号をデジタル信号からアナログ信号に変換するD/A変
換回路と、このD/A変換回路の出力信号を積分する積
分回路とを備えたことを特徴とするD/A変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP999088A JPH01186019A (ja) | 1988-01-20 | 1988-01-20 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP999088A JPH01186019A (ja) | 1988-01-20 | 1988-01-20 | D/a変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01186019A true JPH01186019A (ja) | 1989-07-25 |
Family
ID=11735304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP999088A Pending JPH01186019A (ja) | 1988-01-20 | 1988-01-20 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01186019A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
-
1988
- 1988-01-20 JP JP999088A patent/JPH01186019A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003526979A (ja) * | 2000-03-04 | 2003-09-09 | クゥアルコム・インコーポレイテッド | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
JP2012075130A (ja) * | 2000-03-04 | 2012-04-12 | Qualcomm Inc | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
JP2014039276A (ja) * | 2000-03-04 | 2014-02-27 | Qualcomm Incorporated | 調整可能な時間応答を有するディジタル・アナログ変換インタフェース回路 |
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