JP3772970B2 - D/a変換器および出力増幅回路 - Google Patents
D/a変換器および出力増幅回路 Download PDFInfo
- Publication number
- JP3772970B2 JP3772970B2 JP2001330557A JP2001330557A JP3772970B2 JP 3772970 B2 JP3772970 B2 JP 3772970B2 JP 2001330557 A JP2001330557 A JP 2001330557A JP 2001330557 A JP2001330557 A JP 2001330557A JP 3772970 B2 JP3772970 B2 JP 3772970B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse width
- correction
- width modulation
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2175—Class D power amplifiers; Switching amplifiers using analogue-digital or digital-analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
- H03M3/37—Compensation or reduction of delay or phase error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/331—Sigma delta modulation being used in an amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/506—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a pulse width modulator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の属する技術分野】
この発明は、例えばデジタルオーディオ信号用として好適なD/A変換器およびデジタル信号処理装置、デジタル信号処理方法に関する。
【0002】
【従来の技術】
従来から、D/A変換器として、デジタル信号のデジタル値に応じたパルス幅のパルス幅変調(PWM(Pulse Width Modulation))信号を出力するパルス幅変調信号出力回路を用いるものが知られている。そして、この種のD/A変換器では、PWMによって、再生信号(再生信号とはD/A変換によって得られるべきアナログ信号を意味するものとする。以下同じ)成分の高調波歪が発生することが知られている(参考文献1;Karsten Nielsen:“A Review and Comparison of Pulse Width Modulation(PWM) Method For Analog and Digital Input Switching Power Amplifiers”,102nd AES convention 1997 March 22-25 Preprint)。
【0003】
上記の高調波歪を除去する方法の一例としては、参考文献2(特開平2−200012号公報(特公平8−28667号公報))に記載されているD/A変換器が知られている。
【0004】
この参考文献2に記載のD/A変換器は、図10に示すような構成を備える。すなわち、入力端1を通じて入力された、例えば24ビットの入力デジタルオーディオ信号Diは、そのまま減算回路2に供給されると共に、歪補正成分生成回路3に供給される。
【0005】
歪補正成分生成回路3は、後述するPWM回路5で発生する再生信号成分の高調波歪に対応する歪補正成分Dnを生成し、生成した歪補正成分Dnを減算回路2に供給して、入力デジタル信号Diから減算する。減算回路2の代わりに加算回路を設け、歪補正成分生成回路3からの歪補正成分Dnを反転させて前記加算回路に供給する構成としてもよい。
【0006】
減算回路2からのデジタルオーディオ信号(24ビット)は、ΔΣ変調回路4に供給され、ビット数を落としつつ、量子化ノイズを高域側に追いやる処理が行なわれる。例えば、ΔΣ変調回路4では、減算回路2からの24ビットのデジタルオーディオ信号に対して3次のノイズシェーピングを行なって、3〜8ビットのデジタル信号を出力する。
【0007】
このΔΣ変調回路4の出力デジタル信号は、D/A変換部を構成するPWM回路5に供給される。PWM回路5では、受け取った3〜8ビットのデジタル信号のデジタル値に応じたパルス幅のPWM信号を出力する。
【0008】
PWM回路5は、これに入力されるデジタル信号のビット数に応じた数のパルス幅のPWM信号を出力する。例えば、受け取ったデジタル信号が3ビットであれば、PWM回路5は、そのデジタル値に応じた7種類のパルス幅のPWM信号を出力する。両側変調PWM信号の場合の例を、図3に示す。前述もしたように、PWM回路5では、再生信号成分の高調波歪が発生し、特に、2次高調波歪が一番大きくなるという特性を持っている。
【0009】
補正成分生成回路3では、PWM回路5で発生する前記高調波歪に対応する補正成分Dnを生成し、その補正成分Dnを、予め、入力デジタル信号Diから減算しておく。すると、PWM回路5で発生する前記高調波歪は、予め、減算されている補正成分Dnと相殺されて、PWM回路5からは、高調波歪が除去されたPWM信号が得られる。
【0010】
このPWM回路5からのPWM信号は、例えば、D級アンプからなるパワーアンプ(出力増幅回路)を通じてスピーカに供給されて、音響再生される。D級アンプは、スイッチング素子からなるアンプであり、スイッチング素子は、PWM信号によってスイッチング駆動される。
【0011】
【発明が解決しようとする課題】
上述した参考文献1に記載されている式によれば、両側変調PWM信号出力において、前記再生信号成分の高調波歪の位相特性は入力信号周波数に依存しない記述となっている。
【0012】
しかしながら、後述するように、発明者等は、前記高調波歪成分の位相特性が、
規格化周波数=再生信号周波数/サンプリング周波数
で定義される規格化周波数に依存しており、図10の従来のD/A変換器の構成においては、規格化周波数が低ければ、ある程度の補正効果が得られるが、規格化周波数が高くなったときには、逆に歪成分を強めてしまうおそれがあることを確かめた。
【0013】
特に、デジタルオーディオ信号を上述したようにD/A変換した結果のPWM信号を、D級アンプを介してスピーカに供給して、音響再生する場合においては、D級アンプでは、一般にスイッチングデバイスを高電圧で動作させ、大きな電流出力が要求されるため、スイッチング周波数(サンプリング周波数)を高くとることが難しい。
【0014】
このため、PWM信号によりD級アンプを駆動するような場合には、サンプリング周波数は低くする必要があるため、可聴帯域信号(再生信号)の規格化周波数は高くなり、図10に示した従来の回路による補正方法では、高調波歪についての歪補償を効果的に行なうことができない。
【0015】
この発明は、以上の点にかんがみ、規格化周波数が高い場合であっても、歪を良好に除去できるようにしたD/A変換器およびデジタル信号処理装置を提供することを目的とする。
【0016】
上記課題を解決するために、この発明によるD/A変換器は、
入力されるデジタル信号のデジタル値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調信号出力回路と、
入力デジタル信号から、少なくとも前記パルス幅変調信号出力回路で発生する歪成分に対応する補正成分を生成する補正成分生成回路と、
前記入力デジタル信号の位相特性を、前記パルス幅変調信号出力回路において前記歪成分と前記補正成分との位相差が逆相となるように補正する位相補正回路と、
前記パルス幅変調信号出力回路の前段側に設けられ、前記補正成分生成回路で生成された前記補正成分を、前記位相補正回路で補正された前記入力デジタル信号から減算する減算回路と、
を備えることを特徴とする。
【0017】
上述の構成のこの発明によれば、入力デジタル信号の振幅位相特性が補正されて、規格化周波数に関係なく、パルス幅変調出力回路で発生する歪成分と、補正成分生成回路で生成された補正成分との位相差が逆相となるようにされるので、規格化周波数が高い場合であっても、歪分は良好に除去される。
【0018】
【発明の実施の形態】
以下、この発明によるデジタル信号処理装置およびD/A変換器の実施の形態を、図を参照しながら説明する。
【0019】
図1は、この発明による実施の形態のD/A変換器のブロック図である。この実施の形態は、前述した図10の例にこの発明を適用した場合であり、図10の例と同一部分には同一符号を付してある。
【0020】
この図1の例においては、入力端1を通じて入力された、例えば24ビットの入力デジタルオーディオ信号Diは、位相補正回路10に供給されると共に、歪補正成分生成回路3に供給される。
【0021】
位相補正回路10は、入力デジタルオーディオ信号Diの振幅位相特性を、PWM回路5で発生する入力デジタルオーディオ信号Diの再生信号の高調波歪成分と、歪補正成分生成回路3で生成された補正成分とが、規格化周波数に関係なくほぼ一致するように補正する。すなわち、位相補正回路10の伝達関数Haを、そのような関係を満足するようなものとする。そして、位相補正回路10は、振幅位相特性を補正したデジタルオーディオ信号Dcを、減算回路2に供給する。
【0022】
歪補正成分生成回路3は、前述したように、PWM回路5で発生する再生信号成分の高調波歪に対応する歪補正成分Dnを生成し、生成した歪補正成分Dnを減算回路2に供給する。
【0023】
減算回路2では、位相補正回路10からのデジタル信号Dcから、歪補正成分生成回路3からの歪補正成分Dnを減算する。減算回路2の代わりに加算回路を設け、歪補正成分生成回路3からの歪補正成分Dnを反転させて前記加算回路に供給する構成としても等価である。
【0024】
減算回路2からのデジタルオーディオ信号(24ビット)は、図10の例と同様に、ΔΣ変調回路4を通じてPWM回路5に供給される。すなわち、図1の構成は、図10の例の構成とは、位相補正回路10が入力端1と減算回路2との間に設けられる点が異なるのみで、その他は図10の例の構成と同様である。
【0025】
図2は、PWM回路2で発生する再生信号の2次高調波歪を除去する場合の位相補正回路10および歪補正成分生成回路3の具体的構成例を示すものである。すなわち、この例においては、位相補正回路10は、入力デジタルオーディオ信号Diの1サンプル分の遅延回路11からなる。
【0026】
したがって、この例の場合の位相補正回路10の伝達関数Haは、
Ha=Z−1
である。なお、Z−1は1サンプル遅延をZ関数で表したものである。
【0027】
歪補正成分生成回路3は、掛け算器31と、アンプ32と、1サンプル遅延回路33および35と、減算回路34および36とからなる。掛け算器31では、入力デジタルオーディオ信号Diを2乗し、その結果を、アンプ32を通じて1サンプル遅延回路33および減算回路34に供給する。
【0028】
減算回路34では、掛け算器31の出力から、1サンプル遅延回路33の出力を減算し、その減算結果を1サンプル遅延回路35および減算回路36に供給する。減算回路36では、減算回路36の出力から、1サンプル遅延回路35の出力を減算し、その減算結果として歪補正成分Dnを得る。そして、この歪補正成分Dnを減算回路2に供給する。
【0029】
この歪補正成分生成回路3の伝達関数Heは、
He=α・x2・(1−Z−1)2
となる。αは定数、xは入力デジタル信号の値、Z−1は1サンプル遅延をZ関数で表したものである。
【0030】
PWM回路5は、前述したように、これに入力されるデジタル信号のデジタル値に応じたパルス幅のPWM信号を出力する。このPWM回路5から出力されるPWM信号として、3ビット7値の両側変調PWM信号の例を図3に示す。PWM回路5では、再生信号成分の高調波歪が発生し、特に2次高調波歪が一番大きくなるという特性を有する。
【0031】
以上説明したような図1、図2の構成によれば、PWM回路5で発生する再生信号成分の2次高調波歪を、規格化周波数が高いときにも、十分に抑圧することができる。図4に、信号周波数10.5kHzのオーディオ信号をサンプリング周波数768kHzでデジタル信号としたものを、D/A変換した場合のスペクトルを示す。この図4は計算機シミュレーションにより求めたものである。なお、ΔΣ変調回路4としては、入力データは24ビット、出力データは6ビットで、3次のノイズシェーピングを行なうものを用いた。
【0032】
この図4において、実線で示すものは補正なしの場合のD/A変換出力のスペクトルである。また、点線で示すものは図10に示した従来例の場合のD/A変換出力のスペクトルである。さらに、一点鎖線で示すものは、この発明による図1、図2の例の場合のD/A変換出力のスペクトルである。
【0033】
この図4に示すように、このシミュレーションの場合のような規格化周波数が高い状態では、図10に示した従来例の場合には、2次歪の低減量は小さく、大きく残留してしまうことがわかる。そして、この発明による図1、図2の例の場合には、2次歪は低減されて、殆ど除去されていることがわかる。
【0034】
次に、図5に、上記と同じ条件で計算機シミュレーションにより求めた、入力信号周波数(再生信号周波数)に対する2次高調波歪強度の特性のグラフを示す。ただし、図5において、横軸は規格化周波数、縦軸は再生信号周波数成分に対するその2次高調波のスペクトル強度比を示す。
【0035】
この図5のグラフによれば、図10に示した従来例の場合にも2次歪低減の効果はあるが、この発明による図1、図2の例の場合の効果が極めて大きいことがわかる。また、規格化周波数が高くなると、図10に示した従来例の場合には、2次高調波成分を強めてしまっているが、この発明による図1、図2の例の場合には、規格化周波数が高くなっても2次歪が低減されている。
【0036】
また、図5のグラフ中には、ΔΣ変調回路4の出力の特性も示したが、この発明による図1、図2の例の場合のPWM回路5の出力は、このΔΣ変調回路4の出力に近いものとなっており、PWM回路5で発生する2次高調波歪がほぼ完全に除去されていることがわかる。
【0037】
次に、この発明による方式と、図10に示した従来例の方式とが、効果の点で上述のような差を生じる理由について考察する。
【0038】
発明者は、入力デジタル信号についてPWM回路5におけるPWMによって生じる2次歪と、図1の例の位相補正回路10を通る経路のデジタル信号についてPWM回路5におけるPWMによって生じる2次歪と、歪補正成分生成回路3により生成された歪補正成分が、PWM回路5においてPWMされた信号成分とについて、位相特性を計算機シミュレーションにより求めた。
【0039】
図6は、その計算機シミュレーションのための構成を示す図である。すなわち、図6においては、図1の構成に加えて、入力端1からの入力デジタル信号Diと、位相補正回路10からのデジタル信号Dcとを切り換えて、減算回路2に供給するようにする切換スイッチ21を設けると共に、歪補正成分生成回路3と減算回路2との間に開閉スイッチ22を設ける。
【0040】
そして、この図6において、上述の3つの経路についての2次歪の位相特性を演算した。すなわち、スイッチ21を入力端1からの入力デジタル信号Diを選択する接点aに接続すると共に、スイッチ22をオフとして、入力デジタル信号DiについてPWM回路5におけるPWMによって生じる2次歪の位相特性を演算する(図6の経路▲1▼)。
【0041】
また、スイッチ21を、位相補正回路10からの位相補正されたデジタル信号Dcを選択する接点bに接続すると共に、スイッチ22をオフとして、位相補正されたデジタル信号DcについてPWM回路5におけるPWMによって生じる2次歪の位相特性を演算する(図6の経路▲2▼)。
【0042】
また、スイッチ21を、遊端cに接続すると共に、スイッチ22をオンとして、歪補正成分生成回路3からの歪補正成分DnについてPWM回路5におけるPWMによる信号の位相特性を演算する(図6の経路▲3▼)
以上の3経路による解析結果を図7に示す。図7において、▲1▼は、経路▲1▼における入力デジタル信号Diについて、シミュレーションにより求めたPWMによる2次歪成分の位相特性、▲2▼は、経路▲2▼における位相補正回路10からのデジタル信号Dcについて、シミュレーションにより求めたPWMによる2次歪成分の位相特性、▲3▼は、経路▲3▼における歪補正成分生成回路3からの歪補正成分DnがPWMされた信号について、シミュレーションにより求めた位相特性を、それぞれ示す。
【0043】
シミュレーションは、サンプリング周波数を1とした規格化周波数を用いている。そして、入力デジタル信号Diとしてはサンプル数8192個の正弦波データを用い、ΔΣ変調回路4は、6ビット63値出力の3次シェーピングのΔΣ変調器を用い、PWM回路5は、両側変調PWMを用いて行った。
【0044】
図7においては、再生信号の規格化周波数fに対する2次高調波(2f)の位相特性を表しているので、再生信号の軸(規格化周波数f)と2次高調波成分の軸(2f)を示してある。
【0045】
この図7から、入力デジタル信号Diに対してPWMにより付加される2次高調波は、入力される規格化周波数f(=再生信号周波数/サンプリング周波数)に対して、
P1=π/2−2πf・・・(1)
の位相特性を持っていることがわかる(図7の▲1▼)。
【0046】
これに対し、歪補正成分生成回路3で生成された2次歪補正成分が両側変調PWMされた時の位相特性は、
P3=−π/2−6πf・・・(2)
となる(図7の▲2▼)。
【0047】
図10に示した従来方式では、前記P1の位相特性を持つ2次歪を、前記P3の位相特性を持つ補正成分で補償しようとするものであるが、規格化周波数fが、f≒0であれば、P1−P3≒πとなり、PWM回路5では、逆相の成分が足し合わさって、歪がキャンセルされる。
【0048】
しかし、規格化周波数fが大きくなると、図7にも示されるように、前記P1の位相特性を持つ2次歪と、前記P3の位相特性を持つ補正成分との位相差が、πからずれていき、歪はキャンセルされずに、逆に強め合ってしまう。このことは、前述の図5においても、従来例の場合には、f≒0.125以上では、補正なしの場合よりも2次歪成分が大きくなっていることにより示されている。
【0049】
一方、図1、図2の実施の形態による方式では、入力デジタル信号Diを位相補正回路10で1サンプル遅延させてから、減算回路2に供給するようにして、位相補正回路10からの補正されたデジタル信号成分DcがPWMされて付加される2次高調波の位相特性は、
P2=π/2−6πf・・・(3)
となっている。
【0050】
したがって、前記(2)式および前記(3)式から、P2の位相特性をもつ2次歪成分と、P3の位相特性をもつ補正成分との位相差は、規格化周波数fによらず、P2−P3=πとなる。このため、上述の図1、図2の実施の形態による方式2よれば、PWM回路5において、2次歪は完全にキャンセルされる。
【0051】
冒頭で述べた参考文献[1]の式によれば、両側変調PWMにおいて、高調波歪成分の位相特性は入力信号周波数によらない記述となっているが、発明者は、上述のような計算機シミュレーションにより、規格化周波数fが高いときを考慮すると、高調波歪成分の位相特性は、図7の▲3▼に示すような位相特性を持つことを見出した。
【0052】
この発明は、以上のことに基づいて、従来方式で考慮されていなかった、歪成分の位相特性に合わせるように入力デジタル信号の位相特性をコントロールするようにしたものである。
【0053】
そして、このようにしたことにより、図4、図5に示したように、規格化周波数が高くなっても、PWMによって生じる高調波歪を、良好にキャンセルすることができる。
【0054】
[他の実施の形態]
図1に示した実施の形態においては、PWM回路5に供給するデジタル信号のビット数を減らすために、ΔΣ変調回路4を設けるようにしたが、このΔΣ変調回路4は設けなくてもよい。
【0055】
また、ΔΣ変調回路を設ける場合において、ΔΣ変調回路を、位相補正回路10および歪補正成分生成回路3の前段に設けるようにしてもよい。また、位相補正回路10および歪補正成分生成回路3が、ΔΣ変調回路内において構成される方式でもよい。
【0056】
また、図2の例は、PWM回路5で発生する歪のうちの2次高調波歪を除去する場合であるが、2次以外の特性の次数の高調波歪を除去する場合にも、この発明が適用できることはもちろんである。その場合には、歪補正成分生成回路3の伝達関数Heおよび位相補正回路10の伝達関数Haを、除去しようとする次数の高調波歪に対応するものに選定することは言うまでもない。
【0057】
さらに、複数個の高調波歪を除去する場合にも、この発明は適用できる。図8は、その場合のD/A変換器の構成例を示すものである。
【0058】
すなわち、この図8の例においては、歪補正成分生成回路3は、2次歪、3次歪、・・・のようにm(mは2以上の整数)個のn次高調波歪のそれぞれに対応する歪補正成分を生成する歪補正成分生成部301,302,・・・30mからなる。歪補正成分生成部301,302,・・・30mのそれぞれは、入力端1からのデジタル信号Diから、PWM回路5で発生するm個の次数の高調波歪のうちの、対応する次数の高調波歪を除去するための歪補正成分Dn1,Dn2,・・・Dnmを、それぞれ生成するための伝達関数He1,He2,・・・Hemを備えるように設定される。
【0059】
歪補正成分生成部301,302,・・・30mのそれぞれからの歪補正成分Dn1,Dn2,・・・Dnmは、加算回路310に供給される。加算回路310は、それらm個の歪補正成分Dn1,Dn2,・・・Dnmの加算出力として歪補正成分Dnを生成し、その歪補正成分Dnを減算回路2に供給して、位相補正回路10からのデジタル信号から減算する。
【0060】
一方、位相補正回路10は、図8の例では、m個の歪補正成分生成部301,302,・・・30mでの位相特性に合わせるように、入力デジタル信号Diの位相特性を補正するための位相補正部101,102,・・・10mを備える。これら位相補正部101,102,・・・10mは、入力デジタル信号DiについてPWM回路5で発生するm個のn次高調波歪のそれぞれが、PWM回路5において、減算回路2を通ってきた歪補正成分Dn1,Dn2,・・・Dnmに対して、規格化周波数に関係なく、逆相となるように、入力デジタル信号Diを位相補正するための伝達関数Ha1,Ha2,・・・Hamを備えるように設定される。
【0061】
位相補正部101,102,・・・10mからの位相補正されたデジタル信号Dc1,Dc2,・・・Dcmは、加算回路110に供給される。加算回路110は、それらm個のデジタル信号Dc1,Dc2,・・・Dcmの加算出力として振幅および位相補正されたデジタル信号Dcを生成し、それを減算回路2に供給する。
【0062】
この図8の例によれば、複数個のn次高調波歪をも、除去することができる。なお、図8の例においては、複数個のn次高調波歪を除去するために歪補正成分生成部301,302,・・・30mと、位相補正部101,102,・・・10mとをm個のn次高調波に合わせて、m個ずつ設けるようにしたが、歪補正成分生成部と、位相補正部とは、必要な振幅位相特性が得られれば、m個ずつ設ける必要はなく、また同数にする必要もない。
【0063】
また、以上の実施の形態は、すべてPWM回路で発生する高調波歪を除去する場合についてであったが、この発明は、PWMによって発生する歪に限られるものではなく、PWM回路からのPWM信号をアナログフィルタ回路や、D級アンプに供給する場合において、アナログフィルタ回路で発生する歪成分や、D級アンプのスイッチング素子のスイッチングで発生する歪成分を除去する場合にも適用できる。また、PWMによって発生する歪成分に加えて、スイッチング等で発生する歪成分を除去する場合にも適用できる。その場合には、歪補正成分生成回路3の伝達関数Heおよび位相補正回路10の伝達関数Haを、それらの歪成分を除去するのに適切なものに選定する。
【0064】
図9は、PWM信号をD級アンプに供給すると共に、D級アンプのスイッチング素子のスイッチングで発生する歪成分を除去するようにした場合の構成例を示すものである。
【0065】
すなわち、図9の例においては、PWM回路5からのPWM信号を、D級アンプからなる出力増幅回路60を介してスピーカ70に供給することにより、スピーカ70を駆動し、入力デジタルオーディオ信号のD/A変換出力である再生信号を音響再生する。
【0066】
D級アンプからなる出力増幅回路60は、4個のFET61,62,63,64が、いわゆるBTL接続された構成とされている。そして、これら4個のFET61〜64が、PWM回路5からのPWM信号により、スイッチング制御される。
【0067】
図9の例においては、PWM回路5からのPWM信号により、FET61がオンとされるときには、FET64がオン、FET62および63はオフとなり、また、FET62がオンとされるときには、FET63がオン、FET61および64はオフとされるようにスイッチング制御される。PWM回路5からは、例えば図3に示したような、PWM信号の正相の信号と、逆相の信号が出力される。
【0068】
なお、コイル65、コンデンサ67およびコイル66、コンデンサ68は、それぞれ平滑回路を構成するもので、前記FET61〜64のスイッチングに応じて、これら平滑回路を通じてスピーカ70のコイルに駆動電流が流れることにより、音響再生される。
【0069】
このPWM信号によるFET61〜64のスイッチングにより、スイッチング歪が発生する。位相補正回路10および歪補正成分生成回路3では、このスイッチング歪を除去するような伝達特性HaおよびHeに選定される。
【0070】
この図9の例によれば、PWM信号をD級アンプからなる出力増幅回路を介してスピーカに供給する場合のように、規格化周波数を高くせざるを得ない場合においても、PWM信号によるスイッチング素子のスイッチング時の歪を良好にキャンセルすることができる。
【0071】
なお、以上の実施の形態の説明は、入力デジタル信号がオーディオ信号のデジタルである場合を例に説明したが、この発明は、デジタルオーディオ信号の場合に限定されるものではないことは言うまでもない。
【0072】
【発明の効果】
以上説明したように、この発明によれば、従来方式で考慮されていなかった、歪成分の位相特性に合わせるように入力デジタル信号の位相特性をコントロールすることにより、規格化周波数に関係なく、PWM等によって生じる歪を、良好にキャンセルすることができる。
【図面の簡単な説明】
【図1】この発明によるD/A変換器の実施の形態の構成例を示す図である。
【図2】図1の一部回路の具体例を示す図である。
【図3】D/A変換部を構成するPWM回路の出力信号を説明するための図である。
【図4】この発明によるD/A変換器の出力を、従来例と比較するためのスペクトル図である。
【図5】入力信号周波数(再生信号周波数)に対する2次高調波歪強度の特性を示す図である。
【図6】この発明を説明するために用いる計算機シミュレーションのための構成を示す図である。
【図7】図6のシミュレーション結果としての位相特性を示す図である。
【図8】この発明の他の実施の形態の構成例を示す図である。
【図9】この発明の他の実施の形態の構成例を示す図である。
【図10】従来のD/A変換器の一例を示す図である。
【符号の説明】
2…減算回路、3…歪補正成分生成回路、4…ΔΣ変調回路、5…PWM回路、10…位相補正回路
Claims (7)
- 入力されるデジタル信号のデジタル値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調信号出力回路と、
入力デジタル信号から、少なくとも前記パルス幅変調信号出力回路で発生する歪成分に対応する補正成分を生成する補正成分生成回路と、
前記入力デジタル信号の位相特性を、前記パルス幅変調信号出力回路において前記歪成分と前記補正成分との位相差が逆相となるように補正する位相補正回路と、
前記パルス幅変調信号出力回路の前段側に設けられ、前記補正成分生成回路で生成された前記補正成分を、前記位相補正回路で補正された前記入力デジタル信号から減算する減算回路と、
を備えるD/A変換器。 - 請求項1に記載のD/A変換器において、
前記パルス幅変調信号出力回路の前段側に設けられ、前記入力デジタル信号のビット数よりも少ないビット数のデジタル信号を出力する回路を備える
ことを特徴とするD/A変換器。 - 請求項1または請求項2に記載のD/A変換器において、
前記補正成分生成回路は、前記パルス幅変調信号出力回路で発生する、D/A変換されて得られるべき再生信号の2次高調波歪を除去するためのものであって、
前記位相補正回路は、前記入力デジタル信号を、1サンプル分遅延させる遅延回路からなる
ことを特徴とするD/A変換器。 - 請求項1または請求項2に記載のD/A変換器において、
前記補正成分生成回路は、前記パルス幅変調信号出力回路で発生する、複数の次数の高調波歪成分に対応する補正成分を生成する複数の高調波補正成分生成回路を備え、
前記位相補正回路は、前記パルス幅変調信号出力回路で発生する前記高調波歪成分と前記高調波補正成分生成回路の出力との位相差がそれぞれ逆相となるように補正する複数の高調波位相補正回路を備える
ことを特徴とするD/A変換器。 - 入力されるデジタル信号のデジタル値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調信号出力回路と、
前記パルス幅変調信号出力回路の出力側に設けられ、複数個のスイッチング素子を備えて構成される増幅回路と、
入力デジタル信号から、少なくとも、前記増幅回路において、前記パルス幅変調信号による前記複数個のスイッチング素子のスイッチングで発生する歪成分に対応する補正成分を生成する補正成分生成回路と、
前記入力デジタル信号の位相特性を、前記パルス幅変調信号出力回路において前記歪成分と前記補正成分との位相差が逆相となるように補正する位相補正回路と、
前記パルス幅変調信号出力回路の前段側に設けられ、前記補正成分生成回路で生成された前記補正成分を、前記位相補正回路で補正された前記入力デジタル信号から減算する減算回路と、
を備えることを特徴とするデジタル信号処理装置。 - 入力されるデジタル信号のデジタル値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調信号出力回路で発生する歪成分に対応する補正成分を、入力デジタル信号から生成する補正成分生成工程と、
前記入力デジタル信号の位相特性を、前記パルス幅変調信号出力回路において前記歪成分と前記補正成分との位相差が逆相となるように補正する位相補正工程と、
前記パルス幅変調信号出力回路の前段において、前記補正成分生成工程で生成された前記補正成分を、前記位相補正工程で補正された前記入力デジタル信号から減算する減算工程と、
を備えることを特徴とするデジタル信号処理方法。 - 入力されるデジタル信号のデジタル値に応じたパルス幅のパルス幅変調信号を出力するパルス幅変調信号出力回路からの前記パルス幅変調信号によって、出力増幅回路を構成する複数個のスイッチング素子を駆動するデジタル信号処理方法において、
入力デジタル信号から、少なくとも、前記増幅回路において、前記パルス幅変調信号による前記複数個のスイッチング素子のスイッチングで発生する歪成分に対応する補正成分を生成する補正成分生成工程と、
前記入力デジタル信号の位相特性を、前記パルス幅変調信号出力回路において前記歪成分と前記補正成分との位相差が逆相となるように補正する位相補正工程と、
前記パルス幅変調信号出力回路の前段において、前記補正成分生成工程で生成された前記補正成分を、前記位相補正工程で補正された前記入力デジタル信号から減算する減算工程と、
を備えることを特徴とするデジタル信号処理方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001330557A JP3772970B2 (ja) | 2001-10-29 | 2001-10-29 | D/a変換器および出力増幅回路 |
KR10-2003-7007822A KR20040049824A (ko) | 2001-10-29 | 2002-10-23 | 디지털 아날로그 변환기 및 출력증폭회로 |
EP02802369A EP1441447B1 (en) | 2001-10-29 | 2002-10-23 | D/a converter and output amplifying circuit |
DE60234625T DE60234625D1 (ja) | 2001-10-29 | 2002-10-23 | |
US10/250,325 US7221297B2 (en) | 2001-10-29 | 2002-10-23 | D/A converter and output amplifying circuit |
PCT/JP2002/011014 WO2003039007A1 (fr) | 2001-10-29 | 2002-10-23 | Convertisseur n/a et circuit d'amplification de sortie |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001330557A JP3772970B2 (ja) | 2001-10-29 | 2001-10-29 | D/a変換器および出力増幅回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003133959A JP2003133959A (ja) | 2003-05-09 |
JP2003133959A5 JP2003133959A5 (ja) | 2005-06-23 |
JP3772970B2 true JP3772970B2 (ja) | 2006-05-10 |
Family
ID=19146269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001330557A Expired - Fee Related JP3772970B2 (ja) | 2001-10-29 | 2001-10-29 | D/a変換器および出力増幅回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7221297B2 (ja) |
EP (1) | EP1441447B1 (ja) |
JP (1) | JP3772970B2 (ja) |
KR (1) | KR20040049824A (ja) |
DE (1) | DE60234625D1 (ja) |
WO (1) | WO2003039007A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7692567B2 (en) | 2007-06-21 | 2010-04-06 | Nec Electronics Corporation | Digital-to-analog converter and distortion correction circuit |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3970642B2 (ja) * | 2002-03-07 | 2007-09-05 | セイコーNpc株式会社 | パルス幅変調装置およびdaコンバータ |
JP4154601B2 (ja) * | 2003-10-23 | 2008-09-24 | ソニー株式会社 | 信号変換装置、出力アンプ装置、オーディオ装置および送受信システム |
US6911925B1 (en) * | 2004-04-02 | 2005-06-28 | Tektronix, Inc. | Linearity compensation by harmonic cancellation |
JP5019408B2 (ja) * | 2004-10-12 | 2012-09-05 | 昭彦 米谷 | パルス幅変調信号発生装置 |
WO2007063772A1 (ja) * | 2005-12-01 | 2007-06-07 | Pioneer Corporation | 信号伝送装置、その方法、および、音響装置 |
JP4699510B2 (ja) * | 2006-02-14 | 2011-06-15 | パナソニック株式会社 | D/a変換器 |
JP5143748B2 (ja) | 2006-12-27 | 2013-02-13 | シャープ株式会社 | Δς変調型デジタルアナログ変換器、デジタル信号処理方法、およびav装置 |
KR101122390B1 (ko) * | 2007-02-01 | 2012-03-23 | 제이엠 일렉트로닉스 엘티디. 엘엘씨 | 스위칭 증폭기용 샘플링 주파수를 증가시키기 위한 방법 및 시스템 |
EP2128990B1 (en) * | 2008-05-28 | 2013-03-06 | Siemens Aktiengesellschaft | A method and circuit for converting an N-bit digital value into an analog value |
US8306106B2 (en) | 2010-04-27 | 2012-11-06 | Equiphon, Inc. | Multi-edge pulse width modulator with non-stationary residue assignment |
WO2012162449A1 (en) * | 2011-05-26 | 2012-11-29 | Ansaldo Sts Usa, Inc. | Multi-autonomous electronic amplifier |
US8890608B2 (en) * | 2012-02-29 | 2014-11-18 | Texas Instruments Incorporated | Digital input class-D audio amplifier |
US20130241663A1 (en) * | 2012-03-15 | 2013-09-19 | Texas Instruments Incorporated | Pulse width modulation scheme with reduced harmonics and signal images |
JP6361030B2 (ja) * | 2014-02-18 | 2018-07-25 | パナソニックIpマネジメント株式会社 | オーディオ信号増幅装置 |
JP6381960B2 (ja) * | 2014-05-07 | 2018-08-29 | ローム株式会社 | オーディオアンプ、オーディオ出力回路、オーディオ用集積回路、電子機器、オーディオ信号の増幅方法 |
JP6932439B2 (ja) * | 2017-07-11 | 2021-09-08 | 日本無線株式会社 | デジタル信号処理装置 |
KR102535144B1 (ko) * | 2022-11-29 | 2023-05-26 | 비에스원 주식회사 | 음량 및 출력의 모니터링이 가능한 앰프 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0828667B2 (ja) | 1989-01-30 | 1996-03-21 | 日本電信電話株式会社 | D/a変換器 |
JPH0360222A (ja) | 1989-07-28 | 1991-03-15 | Sansui Electric Co Ltd | オーディオ増幅器 |
GB9103777D0 (en) * | 1991-02-22 | 1991-04-10 | B & W Loudspeakers | Analogue and digital convertors |
JPH0722861A (ja) | 1993-06-30 | 1995-01-24 | Foster Electric Co Ltd | パルス幅変調器 |
US6147634A (en) * | 1998-12-15 | 2000-11-14 | Sigmatel, Inc. | Method and apparatus for digital to analog conversion with reduced noise |
US6198416B1 (en) * | 1999-04-16 | 2001-03-06 | Scott R. Velazquez | Linearity error compensator |
US6292122B1 (en) * | 2000-03-04 | 2001-09-18 | Qualcomm, Incorporated | Digital-to-analog interface circuit having adjustable time response |
US6373334B1 (en) * | 2000-06-12 | 2002-04-16 | Cirrus Logic, Inc. | Real time correction of a digital PWM amplifier |
US6765436B1 (en) * | 2002-09-04 | 2004-07-20 | Cirrus Logic, Inc. | Power supply based audio compression for digital audio amplifier |
-
2001
- 2001-10-29 JP JP2001330557A patent/JP3772970B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-23 WO PCT/JP2002/011014 patent/WO2003039007A1/ja active Application Filing
- 2002-10-23 DE DE60234625T patent/DE60234625D1/de not_active Expired - Lifetime
- 2002-10-23 EP EP02802369A patent/EP1441447B1/en not_active Expired - Fee Related
- 2002-10-23 US US10/250,325 patent/US7221297B2/en active Active
- 2002-10-23 KR KR10-2003-7007822A patent/KR20040049824A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7692567B2 (en) | 2007-06-21 | 2010-04-06 | Nec Electronics Corporation | Digital-to-analog converter and distortion correction circuit |
Also Published As
Publication number | Publication date |
---|---|
US20040051654A1 (en) | 2004-03-18 |
KR20040049824A (ko) | 2004-06-12 |
US7221297B2 (en) | 2007-05-22 |
EP1441447A1 (en) | 2004-07-28 |
WO2003039007A1 (fr) | 2003-05-08 |
EP1441447B1 (en) | 2009-12-02 |
JP2003133959A (ja) | 2003-05-09 |
DE60234625D1 (ja) | 2010-01-14 |
EP1441447A4 (en) | 2005-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3772970B2 (ja) | D/a変換器および出力増幅回路 | |
JP6474697B2 (ja) | スイッチングパワー増幅装置 | |
JPWO2003030373A1 (ja) | デルタシグマ変調装置及び信号増幅装置 | |
US7656946B2 (en) | Pulse width modulation amplifier | |
US10367460B2 (en) | Amplifier circuit | |
EP1985013A2 (en) | Systems and methods for improving performance in a digital amplifier by adding an ultrasonic signal to an input audio signal | |
JP2006333437A (ja) | デジタルアンプおよびスイッチング電源 | |
JPH09121128A (ja) | 改良されたクラスd増幅器および方法 | |
JPH11261347A (ja) | スケ―ル式クロックを備えたd級増幅器及びd級増幅方法 | |
US7474237B2 (en) | Circuits and methods for using error correction in power amplification and signal conversion | |
JP2003110376A (ja) | 信号増幅装置 | |
US7692567B2 (en) | Digital-to-analog converter and distortion correction circuit | |
Midya | Linear switcher combination with novel feedback | |
JP2006054800A (ja) | 低歪パルス幅変調信号発生器 | |
JP2004088431A (ja) | D級増幅器 | |
JP2006054815A (ja) | デジタルパルス幅変調信号発生器 | |
JP5019408B2 (ja) | パルス幅変調信号発生装置 | |
JP4736630B2 (ja) | Dクラスアンプ | |
US6933872B2 (en) | Digital/analog converter circuit with a device for compensating nonlinear distortions | |
JP2005218070A (ja) | パルス幅変調信号発生装置 | |
Saponara et al. | Oversampled and noise-shaped pulse-width modulator for high-fidelity digital audio amplifier | |
JP2000307428A (ja) | 1ビット信号再生装置 | |
JP2007060510A (ja) | デジタルアンプ | |
JP3741962B2 (ja) | スイッチングアンプ | |
WO2020003745A1 (ja) | オーディオ装置、オーディオ再生方法及びオーディオ再生プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040928 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060207 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3772970 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140224 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |