JPH0828667B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH0828667B2 JPH0828667B2 JP1019979A JP1997989A JPH0828667B2 JP H0828667 B2 JPH0828667 B2 JP H0828667B2 JP 1019979 A JP1019979 A JP 1019979A JP 1997989 A JP1997989 A JP 1997989A JP H0828667 B2 JPH0828667 B2 JP H0828667B2
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- digital
- circuit
- converter
- transfer function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
本発明は、D/A変換器に関する。
従来、第10図を伴って次に述べるD/A変換器が提案さ
れている。 すなわち、Ｎビツト（ただし、ＮはＫよりも大きな整
数）のデジタル信号Ａを出力するデジタル信号源１を有
する。 また、そのデジタル信号源１からのデジタル信号Ａ
と、後述するデジタル遅延回路５からのデジタル信号Ｅ
とを入力し、それらの差のデジタル信号Ｂを出力するデ
ジタル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号
Ｂを入力し、そのデジタル信号Ｂを積分した積分出力を
デジタル信号Ｃとして出力するデジタル積分器３を有す
る。 また、そのデジタル積分器３からのデジタル信号Ｃを
入力し、デジタル信号源１からのデジタル信号Ａのビッ
ト数Ｎに比し少ないビット数Ｋを有するデジタル信号Ｄ
を出力する局部量子化器４を有する。 さらに、局部量子化器４からのデジタル信号Ｄを入力
し、そのデジタル信号Ｄに1D/A変換動作周期だけ遅延を
与え、デジタル信号Ｄが1D/A変換動作周期だけ遅延して
いるデジタル信号Ｅを出力させるデジタル遅延回路５を
有する。 また、局部量子化器４からのデジタル信号Ｄを入力
し、そのデジタル信号Ｄをアナログ信号Ｆに変換し、そ
して、そのアナログ信号Ｆを出力端子７に出力するD/A
変換回路６を有する。 以上が、従来提案されているD/A変換器の構成であ
る。 このような構成を有するD/A変換器によれば、デジタ
ル遅延回路５の伝達関数をＺ関数でZ-1とし、局部量子
化器４から出力されるデジタル信号Ｄを入力するデジタ
ル遅延回路５から出力されるデジタル信号Ｅを、Ｚ関数
で Ｅ＝DZ-1 ……（１） で表せば、デジタル信号源１及びデジタル遅延回路５か
らそれぞれ出力されるデジタル信号Ａ及びＢを入力する
デジタル減算回路２から出力されるデジタル信号Ｂは、 Ｂ＝Ａ−Ｅ ＝Ａ−DZ-1 ……（２） で表される。 このため、デジタル減算回路２から出力されるデジタ
ル信号Ｂを入力するデジタル積分器３から出力されるデ
ジタル信号Ｃは、デジタル積分器３を１段構成としてい
る場合（D/A変換器が、いわゆる１次シェーピング形D/A
変換器である場合）でみて、 Ｃ＝CZ-1＋Ｂ ＝CZ-1＋Ａ−DZ-1 ……（３） Ｃ＝B/（１−Z-1） ＝（Ａ−DZ-1）／（１−Z-1） ……（４） で表される。 従って、デジタル積分器３から出力されるデジタル信
号Ｃを入力する局部量子化器４から出力されるデジタル
信号Ｄは、局部量子化器４に伴う量子化雑音をＱとする
とき、 Ｄ＝Ｃ＋Ｑ ＝（Ａ−DZ-1）／（１−Z-1） ……（５） で表され、従って、 Ｄ＝Ａ＋（１−Z-1）Ｑ ……（６） で表される。 よって、局部量子化器４から出力されるデジタル信号
Ｄを入力するD/A変換回路６から出力されるアナログ信
号Ｆは、D/A変換回路６に誤差を伴わないとすれば、 Ｆ＝Ｄ ＝Ａ＋（１−Z-1）Ｑ ……（７） で表される。 この場合、（７）式の（１−Z-1）は１次高域通過ろ
波器の周波数レスポンス特性を有しているので、デジタ
ル信号源１から出力されるデジタル信号Ａが、D/A変換
回路６から出力されるアナログ信号Ｆでみて、そのアナ
ログ信号ＦがD/A変換動作周期の逆数で表される周波数
に比し十分狭い帯域幅で得られる、というデジタル信号
であれば、（７）式の（１−Z-1）Ｑで表される量子化
雑音は十分小さい値を有する。 従って、第12図に示す従来のD/A変換器の場合、D/A変
換回路６に誤差を伴わないとすれば、局部量子化器４に
量子化雑音を伴うとしても、アナログ信号Ｆを、量子化
雑音を十分小さな値でしか伴っていない信号として得る
ことができる。
れている。 すなわち、Ｎビツト（ただし、ＮはＫよりも大きな整
数）のデジタル信号Ａを出力するデジタル信号源１を有
する。 また、そのデジタル信号源１からのデジタル信号Ａ
と、後述するデジタル遅延回路５からのデジタル信号Ｅ
とを入力し、それらの差のデジタル信号Ｂを出力するデ
ジタル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号
Ｂを入力し、そのデジタル信号Ｂを積分した積分出力を
デジタル信号Ｃとして出力するデジタル積分器３を有す
る。 また、そのデジタル積分器３からのデジタル信号Ｃを
入力し、デジタル信号源１からのデジタル信号Ａのビッ
ト数Ｎに比し少ないビット数Ｋを有するデジタル信号Ｄ
を出力する局部量子化器４を有する。 さらに、局部量子化器４からのデジタル信号Ｄを入力
し、そのデジタル信号Ｄに1D/A変換動作周期だけ遅延を
与え、デジタル信号Ｄが1D/A変換動作周期だけ遅延して
いるデジタル信号Ｅを出力させるデジタル遅延回路５を
有する。 また、局部量子化器４からのデジタル信号Ｄを入力
し、そのデジタル信号Ｄをアナログ信号Ｆに変換し、そ
して、そのアナログ信号Ｆを出力端子７に出力するD/A
変換回路６を有する。 以上が、従来提案されているD/A変換器の構成であ
る。 このような構成を有するD/A変換器によれば、デジタ
ル遅延回路５の伝達関数をＺ関数でZ-1とし、局部量子
化器４から出力されるデジタル信号Ｄを入力するデジタ
ル遅延回路５から出力されるデジタル信号Ｅを、Ｚ関数
で Ｅ＝DZ-1 ……（１） で表せば、デジタル信号源１及びデジタル遅延回路５か
らそれぞれ出力されるデジタル信号Ａ及びＢを入力する
デジタル減算回路２から出力されるデジタル信号Ｂは、 Ｂ＝Ａ−Ｅ ＝Ａ−DZ-1 ……（２） で表される。 このため、デジタル減算回路２から出力されるデジタ
ル信号Ｂを入力するデジタル積分器３から出力されるデ
ジタル信号Ｃは、デジタル積分器３を１段構成としてい
る場合（D/A変換器が、いわゆる１次シェーピング形D/A
変換器である場合）でみて、 Ｃ＝CZ-1＋Ｂ ＝CZ-1＋Ａ−DZ-1 ……（３） Ｃ＝B/（１−Z-1） ＝（Ａ−DZ-1）／（１−Z-1） ……（４） で表される。 従って、デジタル積分器３から出力されるデジタル信
号Ｃを入力する局部量子化器４から出力されるデジタル
信号Ｄは、局部量子化器４に伴う量子化雑音をＱとする
とき、 Ｄ＝Ｃ＋Ｑ ＝（Ａ−DZ-1）／（１−Z-1） ……（５） で表され、従って、 Ｄ＝Ａ＋（１−Z-1）Ｑ ……（６） で表される。 よって、局部量子化器４から出力されるデジタル信号
Ｄを入力するD/A変換回路６から出力されるアナログ信
号Ｆは、D/A変換回路６に誤差を伴わないとすれば、 Ｆ＝Ｄ ＝Ａ＋（１−Z-1）Ｑ ……（７） で表される。 この場合、（７）式の（１−Z-1）は１次高域通過ろ
波器の周波数レスポンス特性を有しているので、デジタ
ル信号源１から出力されるデジタル信号Ａが、D/A変換
回路６から出力されるアナログ信号Ｆでみて、そのアナ
ログ信号ＦがD/A変換動作周期の逆数で表される周波数
に比し十分狭い帯域幅で得られる、というデジタル信号
であれば、（７）式の（１−Z-1）Ｑで表される量子化
雑音は十分小さい値を有する。 従って、第12図に示す従来のD/A変換器の場合、D/A変
換回路６に誤差を伴わないとすれば、局部量子化器４に
量子化雑音を伴うとしても、アナログ信号Ｆを、量子化
雑音を十分小さな値でしか伴っていない信号として得る
ことができる。
第10図に示す従来のD/A変換器の場合、D/A変換回路６
に周波数依存性を有する誤差を伴うのが余儀なくされる
ことから、その周波数依存性を有する誤差の伝達関数を
Heで表し、それに応じてD/A変換回路６の伝達関数を
（１＋He）で表すとき、デジタル積分器３を１段構成と
している場合でみて、D/A変換回路６から出力されるア
ナログ信号Ｆが、 Ｆ＝（１＋He）｛Ａ＋（１−Z-1）Ｑ｝ ＝｛Ａ＋（１−Z-1）Ｑ｝＋｛Ａ＋（１−Z-1）Ｑ｝He…
…（８） で表されので、アナログ信号Ｆに、 Ｇ＝｛Ａ＋（１−Z-1）Ｑ｝He ……（９） で表される誤差Ｇを伴う、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なD/A
変換器を提案せんとするものである。
に周波数依存性を有する誤差を伴うのが余儀なくされる
ことから、その周波数依存性を有する誤差の伝達関数を
Heで表し、それに応じてD/A変換回路６の伝達関数を
（１＋He）で表すとき、デジタル積分器３を１段構成と
している場合でみて、D/A変換回路６から出力されるア
ナログ信号Ｆが、 Ｆ＝（１＋He）｛Ａ＋（１−Z-1）Ｑ｝ ＝｛Ａ＋（１−Z-1）Ｑ｝＋｛Ａ＋（１−Z-1）Ｑ｝He…
…（８） で表されので、アナログ信号Ｆに、 Ｇ＝｛Ａ＋（１−Z-1）Ｑ｝He ……（９） で表される誤差Ｇを伴う、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なD/A
変換器を提案せんとするものである。
本願第１番目の発明によるD/A変換器は、デジタル信
号源と、そのデジタル信号源からデジタル信号と後記論
理回路からのデジタル信号とを入力する第１のデジタル
減算回路と、その第１のデジタル減算回路からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減算回路と、その第２のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力
し、上記デジタル信号源からのデジタル信号に比し少な
いビット数を有するデジタル信号を出力する局部量子化
器と、その局部量子化器からのデジタル信号を1D/A変換
動作周期だけ遅延させるデジタル遅延回路と、上記局部
量子化器からのデジタル信号をアナログ信号に変換する
D/A変換回路と、上記局部量子化器からのデジタル信号
を入力し、且つ上記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて上記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路とを有する。 さらに、本願第２番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル加算回路からのデジタル信号とを入力
するデジタル減算回路と、そのデジタル減算回路からの
デジタル信号を積分するデジタル積分器と、そのデジタ
ル積分器からのデジタル信号を入力し、上記デジタル信
号源からのデジタル信号に比し少ないビット数を有する
デジタル信号を出力する局部量子化器と、その局部量子
化器からのデジタル信号を1D/A変換動作周期だけ遅延さ
せるデジタル遅延回路と、そのデジタル遅延回路からの
デジタル信号と後記論理回路からのデジタル信号とを入
力するデジタル加算回路と、上記局部量子化器からのデ
ジタル信号をアナログ信号に変換するD/A変換回路と、
上記局部量子化器からのデジタル信号を入力し、且つ上
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて上記D/A変換器の伝達関数
を（１＋He）で表すとき、（1/（１＋He））で表される
伝達関数を有する論理回路とを有する。 また、本願第３番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
と後記デジタル遅延回路からのデジタル信号とを入力す
る第１のデジタル減算回路と、その第１のデジタル減算
回路からのデジタル信号を積分する第１のデジタル積分
器と、その第１のデジタル積分器からのデジタル信号と
後記第２のデジタル積分器からのデジタル信号とを入力
する第２のデジタル減算回路と、その第２のデジタル減
算回路からのデジタル信号を入力し、上記デジタル信号
源からのデジタル信号に比し少ないビット数を有するデ
ジタル信号を出力する局部量子化器と、上記局部量子化
器からのデジタル信号を1D/A変換動作周期だけ遅延させ
るデジタル遅延回路と、上記局部量子化器からのデジタ
ル信号をアナログ信号に変換するD/A変換回路と、上記
局部量子化器からのデジタル信号を入力し、且つ上記D/
A変換器に伴う周波数依存性を有する誤差の伝達関数をH
eで表し、これに応じて上記D/A変換器の伝達関数を（１
＋He）で表すとき、（1/（１＋He））で表される伝達関
数を有する論理回路と、その論理回路からのデジタル信
号を積分する第２のデジタル積分器とを有する。 さらに、本願第４番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル遅延回路からのデジタル信号とを入力
する第１のデジタル減算回路と、上記第１のデジタル減
算回路からのデジタル信号を積分するデジタル積分器
と、そのデジタル積分器からのデジタル信号を入力し、
上記デジタル信号源からのデジタル信号に比し少ないビ
ット数を有するデジタル信号を出力する局部量子化器
と、その局部量子化器からのデジタル信号を1D/A変換動
作周期だけ遅延させるデジタル遅延回路と、上記局部量
子化器からのデジタル信号を入力し、且つ後記D/A変換
器に伴う周波数依存性を有する誤差の伝達関数をHeで表
し、これに応じて後記D/A変換器の伝達関数を（１＋H
e）で表すとき、Heで表される伝達関数を有する論理回
路と、上記局部量子化器からのデジタル信号と上記論理
回路からのデジタル信号とを入力する第２のデジタル減
算回路と、上記第２のデジタル減算回路からのデジタル
信号をアナログ信号に変換するD/A変換回路とを有す
る。 さらに、本願第５番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記D/A変換器に伴う周波数依存性を
有する誤差の伝達関数をHeで表し、これに応じて後記D/
A変換器の伝達関数を（１＋He）で表すとき、Heで表さ
れる伝達関数を有する論理回路と、上記デジタル信号源
からのデジタル信号と上記論理回路からのデジタル信号
とを入力する第１のデジタル減算回路と、その第１のデ
ジタル減算回路からのデジタル信号と後記デジタル遅延
回路からのデジタル信号とを入力する第２のデジタル減
算回路と、その第２のデジタル減算回路からのデジタル
信号を積分するデジタル積分器と、そのデジタル積分器
からのデジタル信号を入力し、上記デジタル信号源から
のデジタル信号に比し少ないビット数を有するデジタル
信号を出力する局部量子化器と、その局部量子化器から
のデジタル信号を1D/A変換動作周期だけ遅延させるデジ
タル遅延回路と、上記局部量子化器からのデジタル信号
をアナログ信号に変換するD/A変換回路とを有する。 また、本願第６番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
を入力し、且つ後記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて後記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路と、上記デジタル信号源か
らのデジタル信号と後記デジタル遅延回路からのデジタ
ル信号とを入力する第１のデジタル減算回路と、上記第
１のデジタル減算回路からのデジタル信号を積分するデ
ジタル積分器と、そのデジタル積分器からのデジタル信
号を入力し、上記デジタル信号源からのデジタル信号に
比し少ないビット数を有するデジタル信号を出力する局
部量子化器と、その局部量子化器からのデジタル信号を
1D/A変換動作周期だけ遅延させるデジタル遅延回路と、
上記局部量子化器からのデジタル信号と上記論理回路か
らのデジタル信号とを入力する第２のデジタル減算回路
と、その第２のデジタル減算回路からのデジタル信号を
アナログ信号に変換するD/A変換回路とを有する。 また、本願第７番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
を入力し、且つ後記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて後記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路と、上記デジタル信号源か
らのデジタル信号と後記デジタル加算回路からのデジタ
ル信号とを入力するデジタル減算回路と、上記デジタル
減算回路からのデジタル信号を積分するデジタル積分器
と、上記デジタル積分器からのデジタル信号を入力し、
上記デジタル信号源からのデジタル信号に比し少ないビ
ット数を有するデジタル信号を出力する局部量子化器
と、その局部量子化器からのデジタル信号を1D/A変動動
作周期だけ遅延させるデジタル遅延回路と、そのデジタ
ル遅延回路からのデジタル信号と上記論理回路からのデ
ジタル信号とを入力するデジタル加算回路と、上記局部
量子化器からのデジタル信号をアナログ信号に変換する
D/A変換回路とを有する。 さらに、本願第８番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記D/A変換器に伴う周波数依存性を
有する誤差の伝達関数をHeで表し、これに応じて後記D/
A変換器の伝達関数を（１＋He）で表すとき、Heで表さ
れる伝達関数を有する論理回路と、その論理回路からの
デジタル信号を積分する第１のデジタル積分器と、上記
デジタル信号源からのデジタル信号と後記デジタル遅延
回路からのデジタル信号とを入力する第１のデジタル減
算回路と、上記第１のデジタル減算回路からのデジタル
信号を積分する第２のデジタル積分器と、上記第２のデ
ジタル積分器からのデジタル信号と上記第１のデジタル
積分器からのデジタル信号とを入力する第２のデジタル
減算回路と、その第２のデジタル減算回路からのデジタ
ル信号を入力し、上記デジタル信号源からのデジタル信
号に比し少ないビット数を有するデジタル信号を出力す
る局部量子化器と、その局部量子化器からのデジタル信
号を1D/A変換動作周期だけ遅延させるデジタル遅延回路
と、上記局部量子化器からのデジタル信号をアナログ信
号に変換するD/A変換回路とを有する。
号源と、そのデジタル信号源からデジタル信号と後記論
理回路からのデジタル信号とを入力する第１のデジタル
減算回路と、その第１のデジタル減算回路からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減算回路と、その第２のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力
し、上記デジタル信号源からのデジタル信号に比し少な
いビット数を有するデジタル信号を出力する局部量子化
器と、その局部量子化器からのデジタル信号を1D/A変換
動作周期だけ遅延させるデジタル遅延回路と、上記局部
量子化器からのデジタル信号をアナログ信号に変換する
D/A変換回路と、上記局部量子化器からのデジタル信号
を入力し、且つ上記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて上記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路とを有する。 さらに、本願第２番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル加算回路からのデジタル信号とを入力
するデジタル減算回路と、そのデジタル減算回路からの
デジタル信号を積分するデジタル積分器と、そのデジタ
ル積分器からのデジタル信号を入力し、上記デジタル信
号源からのデジタル信号に比し少ないビット数を有する
デジタル信号を出力する局部量子化器と、その局部量子
化器からのデジタル信号を1D/A変換動作周期だけ遅延さ
せるデジタル遅延回路と、そのデジタル遅延回路からの
デジタル信号と後記論理回路からのデジタル信号とを入
力するデジタル加算回路と、上記局部量子化器からのデ
ジタル信号をアナログ信号に変換するD/A変換回路と、
上記局部量子化器からのデジタル信号を入力し、且つ上
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて上記D/A変換器の伝達関数
を（１＋He）で表すとき、（1/（１＋He））で表される
伝達関数を有する論理回路とを有する。 また、本願第３番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
と後記デジタル遅延回路からのデジタル信号とを入力す
る第１のデジタル減算回路と、その第１のデジタル減算
回路からのデジタル信号を積分する第１のデジタル積分
器と、その第１のデジタル積分器からのデジタル信号と
後記第２のデジタル積分器からのデジタル信号とを入力
する第２のデジタル減算回路と、その第２のデジタル減
算回路からのデジタル信号を入力し、上記デジタル信号
源からのデジタル信号に比し少ないビット数を有するデ
ジタル信号を出力する局部量子化器と、上記局部量子化
器からのデジタル信号を1D/A変換動作周期だけ遅延させ
るデジタル遅延回路と、上記局部量子化器からのデジタ
ル信号をアナログ信号に変換するD/A変換回路と、上記
局部量子化器からのデジタル信号を入力し、且つ上記D/
A変換器に伴う周波数依存性を有する誤差の伝達関数をH
eで表し、これに応じて上記D/A変換器の伝達関数を（１
＋He）で表すとき、（1/（１＋He））で表される伝達関
数を有する論理回路と、その論理回路からのデジタル信
号を積分する第２のデジタル積分器とを有する。 さらに、本願第４番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル遅延回路からのデジタル信号とを入力
する第１のデジタル減算回路と、上記第１のデジタル減
算回路からのデジタル信号を積分するデジタル積分器
と、そのデジタル積分器からのデジタル信号を入力し、
上記デジタル信号源からのデジタル信号に比し少ないビ
ット数を有するデジタル信号を出力する局部量子化器
と、その局部量子化器からのデジタル信号を1D/A変換動
作周期だけ遅延させるデジタル遅延回路と、上記局部量
子化器からのデジタル信号を入力し、且つ後記D/A変換
器に伴う周波数依存性を有する誤差の伝達関数をHeで表
し、これに応じて後記D/A変換器の伝達関数を（１＋H
e）で表すとき、Heで表される伝達関数を有する論理回
路と、上記局部量子化器からのデジタル信号と上記論理
回路からのデジタル信号とを入力する第２のデジタル減
算回路と、上記第２のデジタル減算回路からのデジタル
信号をアナログ信号に変換するD/A変換回路とを有す
る。 さらに、本願第５番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記D/A変換器に伴う周波数依存性を
有する誤差の伝達関数をHeで表し、これに応じて後記D/
A変換器の伝達関数を（１＋He）で表すとき、Heで表さ
れる伝達関数を有する論理回路と、上記デジタル信号源
からのデジタル信号と上記論理回路からのデジタル信号
とを入力する第１のデジタル減算回路と、その第１のデ
ジタル減算回路からのデジタル信号と後記デジタル遅延
回路からのデジタル信号とを入力する第２のデジタル減
算回路と、その第２のデジタル減算回路からのデジタル
信号を積分するデジタル積分器と、そのデジタル積分器
からのデジタル信号を入力し、上記デジタル信号源から
のデジタル信号に比し少ないビット数を有するデジタル
信号を出力する局部量子化器と、その局部量子化器から
のデジタル信号を1D/A変換動作周期だけ遅延させるデジ
タル遅延回路と、上記局部量子化器からのデジタル信号
をアナログ信号に変換するD/A変換回路とを有する。 また、本願第６番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
を入力し、且つ後記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて後記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路と、上記デジタル信号源か
らのデジタル信号と後記デジタル遅延回路からのデジタ
ル信号とを入力する第１のデジタル減算回路と、上記第
１のデジタル減算回路からのデジタル信号を積分するデ
ジタル積分器と、そのデジタル積分器からのデジタル信
号を入力し、上記デジタル信号源からのデジタル信号に
比し少ないビット数を有するデジタル信号を出力する局
部量子化器と、その局部量子化器からのデジタル信号を
1D/A変換動作周期だけ遅延させるデジタル遅延回路と、
上記局部量子化器からのデジタル信号と上記論理回路か
らのデジタル信号とを入力する第２のデジタル減算回路
と、その第２のデジタル減算回路からのデジタル信号を
アナログ信号に変換するD/A変換回路とを有する。 また、本願第７番目の発明によるD/A変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
を入力し、且つ後記D/A変換器に伴う周波数依存性を有
する誤差の伝達関数をHeで表し、これに応じて後記D/A
変換器の伝達関数を（１＋He）で表すとき、Heで表され
る伝達関数を有する論理回路と、上記デジタル信号源か
らのデジタル信号と後記デジタル加算回路からのデジタ
ル信号とを入力するデジタル減算回路と、上記デジタル
減算回路からのデジタル信号を積分するデジタル積分器
と、上記デジタル積分器からのデジタル信号を入力し、
上記デジタル信号源からのデジタル信号に比し少ないビ
ット数を有するデジタル信号を出力する局部量子化器
と、その局部量子化器からのデジタル信号を1D/A変動動
作周期だけ遅延させるデジタル遅延回路と、そのデジタ
ル遅延回路からのデジタル信号と上記論理回路からのデ
ジタル信号とを入力するデジタル加算回路と、上記局部
量子化器からのデジタル信号をアナログ信号に変換する
D/A変換回路とを有する。 さらに、本願第８番目の発明によるD/A変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記D/A変換器に伴う周波数依存性を
有する誤差の伝達関数をHeで表し、これに応じて後記D/
A変換器の伝達関数を（１＋He）で表すとき、Heで表さ
れる伝達関数を有する論理回路と、その論理回路からの
デジタル信号を積分する第１のデジタル積分器と、上記
デジタル信号源からのデジタル信号と後記デジタル遅延
回路からのデジタル信号とを入力する第１のデジタル減
算回路と、上記第１のデジタル減算回路からのデジタル
信号を積分する第２のデジタル積分器と、上記第２のデ
ジタル積分器からのデジタル信号と上記第１のデジタル
積分器からのデジタル信号とを入力する第２のデジタル
減算回路と、その第２のデジタル減算回路からのデジタ
ル信号を入力し、上記デジタル信号源からのデジタル信
号に比し少ないビット数を有するデジタル信号を出力す
る局部量子化器と、その局部量子化器からのデジタル信
号を1D/A変換動作周期だけ遅延させるデジタル遅延回路
と、上記局部量子化器からのデジタル信号をアナログ信
号に変換するD/A変換回路とを有する。
また、本願第１−３番目の発明によるD/A変換器によ
れば、デジタル信号源から出力されるデジタル信号をＡ
とし、またデジタル遅延回路の伝達関数をＺ関数でZ-1
とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器（本願第３番目の発明によるD/A変
換器の場合、第１及び第２のデジタル積分器の双方）を
１段構成としている場合でみて、局部量子化器から出力
されるデジタル信号が、｛Ａ＋（１−Z-1）Ｑ｝／（１
＋He）で表されるので、（１＋He）の伝達関数を有する
D/A変換回路から出力されるアナログ信号が、｛Ａ＋
（１−Z-1）Ｑ｝で表される。 このため、本願第１−３番目の発明によるD/A変換器
によれば、D/A変換回路から、それに周波数依存性を有
する誤差を伴うとしても、それにもとずく誤差を伴わな
いアナログ信号を出力させることができる。 さらに、本願第４番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
第２のデジタル減算回路から出力されるデジタル信号
が、｛Ａ＋（１−Z-1）Ｑ｝（１＋He）で表されるの
で、（１＋He）の伝達関数を有するD/A変換回路から出
力されるアナログ信号が、（１−He2）｛Ａ＋（１−
Z-1）Ｑ｝で表される。 このため、本願第４番目の発明によるD/A変換器によ
れば、D/A変換回路から、それに周波数依存性を有する
誤差を伴うとしても、その誤差の伝達関数Heが１よりも
十分小さい限り、その誤差にもとずく誤差を無視し得る
値でしか伴なっていないアナログ信号を出力させること
ができる。 さらに、本願第５番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
局部量子化器から出力されるデジタル信号が、（１−H
e）Ａ＋（１−Z-1）Ｑで表されるので、（１＋He）の伝
達関数を有するD/A変換回路から出力されるアナログ信
号が、（１−He2）Ａ＋（１−He）（１−Z-1）Ｑで表さ
れる。 このため、本願第５番目の発明によるD/A変換器によ
れば、D/A変換回路から、それに周波数依存性を有する
誤差を伴うとしても、その誤差の伝達関数が１より十分
小さい限り、デジタル積分器を１段構成としている場合
でみて、第10図で前述したように、（１−Z-1）Ｑが小
さな値を有するので、D/A変換回路に伴う周波数依存性
を有する誤差にもとずく誤差を無視し得る値でしか伴な
っていないアナログ信号を出力させることができる。 また、本願第６番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
第２のデジタル減算回路から出力されるデジタル信号
が、本願第５番目の発明によるD/A変換器の場合と同様
に、（１−He）Ａ＋（１−Z-1）Ｑで表されるので、
（１＋He）の伝達関数を有するD/A変換回路から出力さ
れるアナログ信号は、本願第５番目の発明によるD/A変
換器の場合と同様に、（１−He2）Ａ＋（１−He）（１
−Z-1）Ｑで表される。 このため、本願第６番目の発明によるD/A変換器によ
る場合も、D/A変換回路から、本願第５番目の発明によ
るD/A変換器の場合と同様に、D/A変換器に周波数依存性
を有する誤差を伴うとしても、その誤差の伝達関数が１
より十分小さい限り、デジタル積分器を１段構成として
いる場合でみて、第10図で前述したように、（１−
Z-1）Ｑが小さな値を有するので、D/A変換器に伴う周波
数依存性を有する誤差にもとずく誤差を無視し得る値で
しか伴なっていないアナログ信号を出力させることがで
きる。 さらに、本願第７−８番目の発明によるD/A変換器に
よれば、本願第１−３番目の発明によるD/A変換器の場
合と同様に、デジタル信号源から出力されるデジタル信
号をＡとし、またデジタル遅延回路の伝達関数をＺ関数
でZ-1とし、さらに局部量子化器の量子化雑音をＱとす
るとき、デジタル積分器（本願第８番目の発明によるD/
A変換器の場合、第１及び第２のデジタル積分器の双
方）を１段構成としている場合でみて、局部量子化器か
ら出力されるデジタル信号が、本願第５番目の発明によ
るD/A変換器の場合と同様に、（１−He）Ａ＋（１−
Z-1）Ｑで表されるので、（１＋He）の伝達関数を有す
るD/A変換回路から出力されるアナログ信号は、本願第
５番目の発明によるD/A変換器の場合と同様に、（１−H
e2）Ａ＋（１−He）（１−Z-1）Ｑで表される。 このため、本願第７−８番目の発明によるD/A変換器
による場合も、D/A変換回路から、本願第５番目の発明
によるD/A変換器の場合と同様に、D/A変換器に周波数依
存性を有する誤差を伴うとしても、その誤差の伝達関数
が１より十分小さい限り、デジタル積分器（本願第８番
目の発明によるD/A変換器の場合、第１及び第２のデジ
タル積分器の双方）を１段構成としている場合でみて、
第10図で前述したように、（１−Z-1）Ｑが小さな値を
有するので、D/A変換器に伴う周波数依存性を有する誤
差にもとずく誤差を無視し得る値でしか伴なっていない
アナログ信号を出力させることができる。
れば、デジタル信号源から出力されるデジタル信号をＡ
とし、またデジタル遅延回路の伝達関数をＺ関数でZ-1
とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器（本願第３番目の発明によるD/A変
換器の場合、第１及び第２のデジタル積分器の双方）を
１段構成としている場合でみて、局部量子化器から出力
されるデジタル信号が、｛Ａ＋（１−Z-1）Ｑ｝／（１
＋He）で表されるので、（１＋He）の伝達関数を有する
D/A変換回路から出力されるアナログ信号が、｛Ａ＋
（１−Z-1）Ｑ｝で表される。 このため、本願第１−３番目の発明によるD/A変換器
によれば、D/A変換回路から、それに周波数依存性を有
する誤差を伴うとしても、それにもとずく誤差を伴わな
いアナログ信号を出力させることができる。 さらに、本願第４番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
第２のデジタル減算回路から出力されるデジタル信号
が、｛Ａ＋（１−Z-1）Ｑ｝（１＋He）で表されるの
で、（１＋He）の伝達関数を有するD/A変換回路から出
力されるアナログ信号が、（１−He2）｛Ａ＋（１−
Z-1）Ｑ｝で表される。 このため、本願第４番目の発明によるD/A変換器によ
れば、D/A変換回路から、それに周波数依存性を有する
誤差を伴うとしても、その誤差の伝達関数Heが１よりも
十分小さい限り、その誤差にもとずく誤差を無視し得る
値でしか伴なっていないアナログ信号を出力させること
ができる。 さらに、本願第５番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
局部量子化器から出力されるデジタル信号が、（１−H
e）Ａ＋（１−Z-1）Ｑで表されるので、（１＋He）の伝
達関数を有するD/A変換回路から出力されるアナログ信
号が、（１−He2）Ａ＋（１−He）（１−Z-1）Ｑで表さ
れる。 このため、本願第５番目の発明によるD/A変換器によ
れば、D/A変換回路から、それに周波数依存性を有する
誤差を伴うとしても、その誤差の伝達関数が１より十分
小さい限り、デジタル積分器を１段構成としている場合
でみて、第10図で前述したように、（１−Z-1）Ｑが小
さな値を有するので、D/A変換回路に伴う周波数依存性
を有する誤差にもとずく誤差を無視し得る値でしか伴な
っていないアナログ信号を出力させることができる。 また、本願第６番目の発明によるD/A変換器によれ
ば、本願第１−３番目の発明によるD/A変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数をＺ関数でZ
-1とし、さらに局部量子化器の量子化雑音をＱとすると
き、デジタル積分器を１段構成としている場合でみて、
第２のデジタル減算回路から出力されるデジタル信号
が、本願第５番目の発明によるD/A変換器の場合と同様
に、（１−He）Ａ＋（１−Z-1）Ｑで表されるので、
（１＋He）の伝達関数を有するD/A変換回路から出力さ
れるアナログ信号は、本願第５番目の発明によるD/A変
換器の場合と同様に、（１−He2）Ａ＋（１−He）（１
−Z-1）Ｑで表される。 このため、本願第６番目の発明によるD/A変換器によ
る場合も、D/A変換回路から、本願第５番目の発明によ
るD/A変換器の場合と同様に、D/A変換器に周波数依存性
を有する誤差を伴うとしても、その誤差の伝達関数が１
より十分小さい限り、デジタル積分器を１段構成として
いる場合でみて、第10図で前述したように、（１−
Z-1）Ｑが小さな値を有するので、D/A変換器に伴う周波
数依存性を有する誤差にもとずく誤差を無視し得る値で
しか伴なっていないアナログ信号を出力させることがで
きる。 さらに、本願第７−８番目の発明によるD/A変換器に
よれば、本願第１−３番目の発明によるD/A変換器の場
合と同様に、デジタル信号源から出力されるデジタル信
号をＡとし、またデジタル遅延回路の伝達関数をＺ関数
でZ-1とし、さらに局部量子化器の量子化雑音をＱとす
るとき、デジタル積分器（本願第８番目の発明によるD/
A変換器の場合、第１及び第２のデジタル積分器の双
方）を１段構成としている場合でみて、局部量子化器か
ら出力されるデジタル信号が、本願第５番目の発明によ
るD/A変換器の場合と同様に、（１−He）Ａ＋（１−
Z-1）Ｑで表されるので、（１＋He）の伝達関数を有す
るD/A変換回路から出力されるアナログ信号は、本願第
５番目の発明によるD/A変換器の場合と同様に、（１−H
e2）Ａ＋（１−He）（１−Z-1）Ｑで表される。 このため、本願第７−８番目の発明によるD/A変換器
による場合も、D/A変換回路から、本願第５番目の発明
によるD/A変換器の場合と同様に、D/A変換器に周波数依
存性を有する誤差を伴うとしても、その誤差の伝達関数
が１より十分小さい限り、デジタル積分器（本願第８番
目の発明によるD/A変換器の場合、第１及び第２のデジ
タル積分器の双方）を１段構成としている場合でみて、
第10図で前述したように、（１−Z-1）Ｑが小さな値を
有するので、D/A変換器に伴う周波数依存性を有する誤
差にもとずく誤差を無視し得る値でしか伴なっていない
アナログ信号を出力させることができる。
【実施例１】 次に、第１図を伴って本願第１番目の発明によるD/A
変換器の実施例を述べよう。 第１図において、第10図との対応部分には同一符号を
付して詳細説明を省略する。 第１図に示す本発明によるD/A変換器は、次の事項を
除いて、第10図で上述した従来のD/A変換器と同様の構
成を有する。 すなわち、デジタル減算回路２がデジタル信号源１か
らのデジタル信号Ａとデジタル遅延回路５からのデジタ
ル信号Ｅとを入力している構成を第10図で上述した従来
のD/A変換器が有しているのに代え、デジタル減算回路
８と、論理回路９（伝達関数Heを有する）とを有し、そ
して、論理回路９（伝達関数Heを有する）がデジタル信
号源（１）からのデジタル信号Ａを入力し、また、デジ
タル減算回路８がデジタル信号源１からのデジタル信号
Ａと論理回路９からのデジタル信号Ｉとを入力し、さら
に、デジタル減算回路２がデジタル減算回路８からのデ
ジタル信号Ｊとデジタル遅延回路５からのデジタル信号
Ｅとを入力している構成を有する。 以上が、本願第１番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第10図で上述した従来の
D/A変換器と同様の構成を有するので、詳細説明は省略
するが、局部量子化器４から出力されるデジタル信号Ｄ
が、デジタル積分器３を１段構成としている場合でみ
て、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（10） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第10図で前述した従来
のD/A変換器の場合において、D/A変換回路６から、それ
に誤差を伴わない場合に得られる前述した（７）式で表
されるアナログ信号Ｆと同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（11） で表される。 以上のことから、第１図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、それにもとずく誤差を伴わ
ないアナログ信号Ｆを出力させることができる。
変換器の実施例を述べよう。 第１図において、第10図との対応部分には同一符号を
付して詳細説明を省略する。 第１図に示す本発明によるD/A変換器は、次の事項を
除いて、第10図で上述した従来のD/A変換器と同様の構
成を有する。 すなわち、デジタル減算回路２がデジタル信号源１か
らのデジタル信号Ａとデジタル遅延回路５からのデジタ
ル信号Ｅとを入力している構成を第10図で上述した従来
のD/A変換器が有しているのに代え、デジタル減算回路
８と、論理回路９（伝達関数Heを有する）とを有し、そ
して、論理回路９（伝達関数Heを有する）がデジタル信
号源（１）からのデジタル信号Ａを入力し、また、デジ
タル減算回路８がデジタル信号源１からのデジタル信号
Ａと論理回路９からのデジタル信号Ｉとを入力し、さら
に、デジタル減算回路２がデジタル減算回路８からのデ
ジタル信号Ｊとデジタル遅延回路５からのデジタル信号
Ｅとを入力している構成を有する。 以上が、本願第１番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第10図で上述した従来の
D/A変換器と同様の構成を有するので、詳細説明は省略
するが、局部量子化器４から出力されるデジタル信号Ｄ
が、デジタル積分器３を１段構成としている場合でみ
て、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（10） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第10図で前述した従来
のD/A変換器の場合において、D/A変換回路６から、それ
に誤差を伴わない場合に得られる前述した（７）式で表
されるアナログ信号Ｆと同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（11） で表される。 以上のことから、第１図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、それにもとずく誤差を伴わ
ないアナログ信号Ｆを出力させることができる。
【実施例２】 次に、第２図を伴って本願第２番目の発明によるD/A
変換器の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第２図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力している構成を第１図で上述した本
発明によるD/A変換器が有しているのに代え、デジタル
減算回路８が省略され、これに応じてデジタル遅延回路
５からのデジタル信号Ｅと論理回路９からのデジタル信
号Ｉとを入力し、それらの加算されたデジタル信号Ｋを
出力するデジタル加算回路10を有し、そして、デジタル
減算回路２がデジタル信号源１からのデジタル信号Ａと
デジタル加算回路10からのデジタル信号Ｋとを入力して
いる構成を有する。 以上が、本願第２番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第１図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（12） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第１図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（13） で表される。 以上のことから、第２図に示す本発明によるD/A変換
器の場合も、第１図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、それにもとずく誤差
を伴わないアナログ信号Ｆを出力させることができる。
変換器の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第２図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力している構成を第１図で上述した本
発明によるD/A変換器が有しているのに代え、デジタル
減算回路８が省略され、これに応じてデジタル遅延回路
５からのデジタル信号Ｅと論理回路９からのデジタル信
号Ｉとを入力し、それらの加算されたデジタル信号Ｋを
出力するデジタル加算回路10を有し、そして、デジタル
減算回路２がデジタル信号源１からのデジタル信号Ａと
デジタル加算回路10からのデジタル信号Ｋとを入力して
いる構成を有する。 以上が、本願第２番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第１図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（12） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第１図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（13） で表される。 以上のことから、第２図に示す本発明によるD/A変換
器の場合も、第１図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、それにもとずく誤差
を伴わないアナログ信号Ｆを出力させることができる。
【実施例３】 次に、第３図を伴って本願第３番目の発明によるD/A
変換器の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第３図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力し、また、局部量子化器４がデジタ
ル積分器３からのデジタル信号Ｃを入力し、さらに、デ
ジタル減算回路８がデジタル信号源１からのデジタル信
号Ａと論理回路９からのデジタル信号Ｉとを入力してい
る構成を第１図で上述した本発明によるD/A変換器が有
しているのに代え、論理回路９からのデジタル信号Ｉを
入力し、その積分出力をデジタル信号Ｌとして出力する
他のデジタル積分器11を有し、そして、デジタル減算回
路（２）がデジタル信号源（１）からのデジタル信号Ａ
とデジタル遅延回路（５）からのデジタル信号Ｅとを入
力し、また、デジタル減算回路８がデジタル積分器３か
らのデジタル信号Ｃとデジタル積分器11からのデジタル
信号Ｌとを入力し、さらに、局部量子化器４がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
有する。 以上が、本願第３番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第１図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（14） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第１図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（15） で表される。 以上のことから、第３図に示す本発明によるD/A変換
器の場合も、第１図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、それにもとずく誤差
を伴わないアナログ信号Ｆを出力させることができる。
変換器の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第３図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力し、また、局部量子化器４がデジタ
ル積分器３からのデジタル信号Ｃを入力し、さらに、デ
ジタル減算回路８がデジタル信号源１からのデジタル信
号Ａと論理回路９からのデジタル信号Ｉとを入力してい
る構成を第１図で上述した本発明によるD/A変換器が有
しているのに代え、論理回路９からのデジタル信号Ｉを
入力し、その積分出力をデジタル信号Ｌとして出力する
他のデジタル積分器11を有し、そして、デジタル減算回
路（２）がデジタル信号源（１）からのデジタル信号Ａ
とデジタル遅延回路（５）からのデジタル信号Ｅとを入
力し、また、デジタル減算回路８がデジタル積分器３か
らのデジタル信号Ｃとデジタル積分器11からのデジタル
信号Ｌとを入力し、さらに、局部量子化器４がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
有する。 以上が、本願第３番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第１図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝｛Ａ＋（１−Z-1）Ｑ｝／（１＋He） ……（14） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第１図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝｛Ａ＋（１−Z-1）Ｑ｝ ……（15） で表される。 以上のことから、第３図に示す本発明によるD/A変換
器の場合も、第１図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、それにもとずく誤差
を伴わないアナログ信号Ｆを出力させることができる。
【実施例４】 次に、第４図を伴って本願第４番目の発明によるD/A
変換器の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第４図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、デジタル減算回路２がデジタル減算
回路からのデジタル信号Ｊとデジタル遅延回路５からの
デジタル信号Ｅとを入力し、さらにD/A変換器６が局部
量子化器４からのデジタル信号Ｄを入力している構成を
第１図で上述した本発明によるD/A変換器が有している
のに代え、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号Ｄと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、D/A変換器６がデジタ
ル減算回路８からのデジタル信号Ｊを入力している構成
を有する。 以上が、本願第４番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、デジタル減算回路８から出力されるデジ
タル信号Ｊが、デジタル積分器３を１段構成としている
場合でみて、 Ｊ＝｛Ａ＋（１−Z-1｝Ｑ｝・（１−He） ……（16） で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを
入力し且つ（１＋He）の伝達関数を有するD/A変換回路
６から出力されるアナログ信号Ｆが、 Ｆ＝（１−He2）・｛Ａ＋（１−Z-1）Ｑ｝ ……（17） で表される。 以上のことから、第４図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、その誤差の伝達関数Heが１
よりも十分小さい限り、その誤差ににもとずく誤差を無
視し得る値でしか伴っていないアナログ信号Ｆを出力さ
せることができる。
変換器の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第４図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、デジタル減算回路２がデジタル減算
回路からのデジタル信号Ｊとデジタル遅延回路５からの
デジタル信号Ｅとを入力し、さらにD/A変換器６が局部
量子化器４からのデジタル信号Ｄを入力している構成を
第１図で上述した本発明によるD/A変換器が有している
のに代え、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号Ｄと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、D/A変換器６がデジタ
ル減算回路８からのデジタル信号Ｊを入力している構成
を有する。 以上が、本願第４番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、デジタル減算回路８から出力されるデジ
タル信号Ｊが、デジタル積分器３を１段構成としている
場合でみて、 Ｊ＝｛Ａ＋（１−Z-1｝Ｑ｝・（１−He） ……（16） で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを
入力し且つ（１＋He）の伝達関数を有するD/A変換回路
６から出力されるアナログ信号Ｆが、 Ｆ＝（１−He2）・｛Ａ＋（１−Z-1）Ｑ｝ ……（17） で表される。 以上のことから、第４図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、その誤差の伝達関数Heが１
よりも十分小さい限り、その誤差ににもとずく誤差を無
視し得る値でしか伴っていないアナログ信号Ｆを出力さ
せることができる。
【実施例５】 次に、第５図を伴って本願第５番目の発明によるD/A
変換器の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第５図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、論理回路９が局部量子化器４からのデジタ
ル信号Ｄを入力し、また、デジタル減算回路８がデジタ
ル信号源１からのデジタル信号Ａと論理回路９からのデ
ジタル信号Ｉとを入力している構成を第１図で上述した
本発明によるD/A変換器が有しているのに代え、論理回
路９がデジタル信号源１からのデジタル信号Ａを入力
し、また、デジタル減算回路８がデジタル信号源１から
のデジタル信号Ａと論理回路９からのデジタル信号Ｉと
を入力している構成を有する。 以上が、本願第５番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（18） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（19） で表される。 以上のことから、第５図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、デジタル積分器３を１段構
成としている場合でみて、その誤差の伝達関数Heが１よ
り十分小さい限り、第10図で上述したように、（１−Z
-1）Ｑが小さな値を有するので、D/A変換回路６に伴う
周波数依存性を有する誤差にもとずく誤差を無視し得る
値でしか伴なっていないアナログ信号Ｆを出力させるこ
とができる。
変換器の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第５図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、論理回路９が局部量子化器４からのデジタ
ル信号Ｄを入力し、また、デジタル減算回路８がデジタ
ル信号源１からのデジタル信号Ａと論理回路９からのデ
ジタル信号Ｉとを入力している構成を第１図で上述した
本発明によるD/A変換器が有しているのに代え、論理回
路９がデジタル信号源１からのデジタル信号Ａを入力
し、また、デジタル減算回路８がデジタル信号源１から
のデジタル信号Ａと論理回路９からのデジタル信号Ｉと
を入力している構成を有する。 以上が、本願第５番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（18） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（19） で表される。 以上のことから、第５図に示す本発明によるD/A変換
器の場合、D/A変換回路６から、それに周波数依存性を
有する誤差を有していても、デジタル積分器３を１段構
成としている場合でみて、その誤差の伝達関数Heが１よ
り十分小さい限り、第10図で上述したように、（１−Z
-1）Ｑが小さな値を有するので、D/A変換回路６に伴う
周波数依存性を有する誤差にもとずく誤差を無視し得る
値でしか伴なっていないアナログ信号Ｆを出力させるこ
とができる。
【実施例６】 次に、第６図を伴って本願第６番目の発明によるD/A
変換器の実施例を述べよう。 第６図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第６図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力し、また、論理回路９が局部量子化
器４からのデジタル信号Ｄを入力し、さらにD/A変換器
６が局部量子化器４からのデジタル信号Ｄを入力してい
る構成を第１図で上述した本発明によるD/A変換器が有
しているのに代え、デジタル減算回路２がデジタル信号
源１からのデジタル信号Ａとデジタル遅延回路５からの
デジタル信号Ｅとを入力し、また、論理回路９（第１図
で上述した本発明によるD/A変換器の場合と同様に伝達
関数Heを有する）がデジタル信号源１からのデジタル信
号Ａを入力し、さらに、デジタル減算回路８が局部量子
化器４からのデジタル信号Ｄと論理回路９からのデジタ
ル信号Ｉとを入力し、また、D/A変換器６がデジタル減
算回路８からのデジタル信号Ｊを入力している構成を有
する。 以上が、本願第６番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、デジタル減算回路８から出力されるデジ
タル信号Ｊが、デジタル積分器３を１段構成としている
場合でみて、第５図で上述した本発明によるD/A変換器
の場合のデジタル信号Ｄと同様に、 Ｊ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（20） で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを
入力し且つ（１＋He）の伝達関数を有するD/A変換回路
６から出力されるアナログ信号Ｆが、第５図で上述した
本発明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（21） で表される。 以上のことから、第６図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さい値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。
変換器の実施例を述べよう。 第６図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第６図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路２がデジタル減算回路８
からのデジタル信号Ｊとデジタル遅延回路５からのデジ
タル信号Ｅとを入力し、また、論理回路９が局部量子化
器４からのデジタル信号Ｄを入力し、さらにD/A変換器
６が局部量子化器４からのデジタル信号Ｄを入力してい
る構成を第１図で上述した本発明によるD/A変換器が有
しているのに代え、デジタル減算回路２がデジタル信号
源１からのデジタル信号Ａとデジタル遅延回路５からの
デジタル信号Ｅとを入力し、また、論理回路９（第１図
で上述した本発明によるD/A変換器の場合と同様に伝達
関数Heを有する）がデジタル信号源１からのデジタル信
号Ａを入力し、さらに、デジタル減算回路８が局部量子
化器４からのデジタル信号Ｄと論理回路９からのデジタ
ル信号Ｉとを入力し、また、D/A変換器６がデジタル減
算回路８からのデジタル信号Ｊを入力している構成を有
する。 以上が、本願第６番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、デジタル減算回路８から出力されるデジ
タル信号Ｊが、デジタル積分器３を１段構成としている
場合でみて、第５図で上述した本発明によるD/A変換器
の場合のデジタル信号Ｄと同様に、 Ｊ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（20） で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを
入力し且つ（１＋He）の伝達関数を有するD/A変換回路
６から出力されるアナログ信号Ｆが、第５図で上述した
本発明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（21） で表される。 以上のことから、第６図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さい値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。
【実施例７】 次に、第７図を伴って本願第７番目の発明によるD/A
変換器の実施例を述べよう。 第７図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第７図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、デジタル減算回路２がデジタル減算
回路８からのデジタル信号Ｊとデジタル遅延回路５から
のデジタル信号Ｅとを入力し、さらに、論理回路９が局
部量子化器４からのデジタル信号Ｄを入力している構成
を第１図で上述した本発明によるD/A変換器が有してい
るのに代え、デジタル減算回路８が省略され、これに応
じてデジタル遅延回路５からのデジタル信号Ｅと論理回
路９からのデジタル信号Ｉとを入力し、それらの加算さ
れたデジタル信号Ｋを出力するデジタル加算回路10を有
し、そして、デジタル減算回路２がデジタル減算回路10
からのデジタル信号Ｋとデジタル信号源１からのデジタ
ル信号Ａとを入力し、また、論理回路９（第１図で上述
した本発明によるD/A変換器の場合と同様に伝達関数He
を有する）がデジタル信号源１からのデジタル信号Ａを
入力している構成を有する。 以上が、本願第７番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第５図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（22） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第５図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（23） で表される。 以上のことから、第７図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さな値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。
変換器の実施例を述べよう。 第７図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第７図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、デジタル減算回路２がデジタル減算
回路８からのデジタル信号Ｊとデジタル遅延回路５から
のデジタル信号Ｅとを入力し、さらに、論理回路９が局
部量子化器４からのデジタル信号Ｄを入力している構成
を第１図で上述した本発明によるD/A変換器が有してい
るのに代え、デジタル減算回路８が省略され、これに応
じてデジタル遅延回路５からのデジタル信号Ｅと論理回
路９からのデジタル信号Ｉとを入力し、それらの加算さ
れたデジタル信号Ｋを出力するデジタル加算回路10を有
し、そして、デジタル減算回路２がデジタル減算回路10
からのデジタル信号Ｋとデジタル信号源１からのデジタ
ル信号Ａとを入力し、また、論理回路９（第１図で上述
した本発明によるD/A変換器の場合と同様に伝達関数He
を有する）がデジタル信号源１からのデジタル信号Ａを
入力している構成を有する。 以上が、本願第７番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３を１段構成としている場合
でみて、第５図で上述した本発明によるD/A変換器の場
合と同様に、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（22） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第５図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１−He）・（１−Z-1）Ｑ ……
（23） で表される。 以上のことから、第７図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さな値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。
【実施例８】 次に、第８図を伴って本願第８番目の発明によるD/A
変換器の実施例を述べよう。 第８図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第８図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、論理回路９が局部量子化器４からの
デジタル信号Ｄを入力し、さらに、局部量子化器４がデ
ジタル積分器３からのデジタル信号Ｃを入力している構
成を第１図で上述した本発明によるD/A変換器が有して
いるのに代え、論理回路９からのデジタル信号Ｉを入力
し、そのデジタル信号Ｉの積分出力をデジタル信号Ｋと
して出力するデジタル積分器11を有し、そして、デジタ
ル減算回路２がデジタル信号源１からのデジタル信号Ａ
とデジタル遅延回路５からのデジタル信号Ｅとを入力
し、また、デジタル減算回路８がデジタル積分器３から
のデジタル信号Ｃとデジタル積分器11からのデジタル信
号Ｌとを入力し、さらに、局部量子化器４がデジタル減
算回路８からのデジタル信号Ｊを入力し、さらに、論理
回路９（第１図で上述した本発明によるD/A変換器の場
合と同様に伝達関数Heを有する）がデジタル信号源１か
らのデジタル信号Ａを入力している構成を有する。 以上が、本願第８番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３及び11を１段構成としてい
る場合でみて、第５図で上述した本発明によるD/A変換
器の場合と同様に、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（24） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第５図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１＋He）・（１−Z-1）Ｑ ……
（25） で表される。 以上のことから、第８図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さな値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。 なお、上述においては、本発明によるD/A変換器の作
用効果を、デジタル積分器３（またはデジタル積分器３
及び11）を１段構成としている場合（D/A変換器が、い
わゆる１次シェーピング形D/A変換器である場合）で主
として説明したが、デジタル積分器３（またはデジタル
積分器３及び11）を２段以上の多段構成としている場合
でも、上述したと同様の作用効果が得られることは明ら
かである。 ただし、デジタル積分器３（またはデジタル積分器３
及び11）を３段構成としている場合においては、詳細説
明は省略するが、第１図で上述した本発明によるD/A変
換器の構成を例としてみて、その局部量子化器４からの
デジタル信号Ｄが、 Ｄ＝Ａ＋（１−Z-1）3Q ……（26） で表されるので、この場合において、D/A変換回路６をP
WM方式のD/A変換回路構成としている場合、D/A変換回路
６から出力されるアナログ信号Ｆが、この場合のD/A変
換回路６に発生する２次高周波歪にもとずく誤差を伴っ
て得られることから、第１図〜第８図で上述した本発明
によるD/A変換器の各例において、そのデジタル積分器
３またはデジタル積分器３及び11の双方を３段構成と
し、またD/A変換回路６をPWM方式のD/A変換回路構成と
している場合、論理回路９の前述した伝達関数Heを、α
の定数、ｐを論理回路９への入力デジタル信号の値とす
るとき、 He＝α・p2・（１−Z-1）２ ……（27） で表される伝達関数とすれば、この場合のD/A変換回路
６から、この場合にD/A変換回路６に発生する２次高周
波歪にもとずく誤差をほとんど伴っていないアナログ信
号Ｆを出力させることができる。 なお、この場合の（27）式で上述した伝達関数Heを有
する論理回路９としては、第９図に示すような、入力端
子21に供給されるデジタル信号を２つの入力端子に入力
し、その２乗されたデジタル信号を出力するデジタル乗
算器22と、そのデジタル乗算器22からのデジタル信号と
入力端子２からの上述した定数αとを入力し、それらの
乗算されたデジタル信号を出力する他のデジタル乗算器
23と、そのデジタル乗算器23から出力されるデジタル信
号を入力し、そのデジタル信号に対して1D/A変換動作周
期だけ遅延しているデジタル信号を出力するデジタル遅
延回路25と、デジタル乗算器23から出力されるデジタル
信号とデジタル遅延回路25から出力されるデジタル信号
とを入力し、それらの差のデジタル信号を出力するデジ
タル減算回路26と、そのデジタル減算回路26から出力さ
れるデジタル信号を入力し、そのデジタル信号に対して
1D/A変換動作周期だけ遅延しているデジタル信号を出力
するデジタル遅延回路27と、デジタル減算回路26からの
デジタル信号とデジタル遅延回路27からのデジタル信号
とを入力し、それらの差のデジタル信号を出力端子29に
出力するデジタル減算回路28とを有する構成とし得る。 その他、本発明の精神を脱することなしに、種々の変
型、変更をなし得るであろう。
変換器の実施例を述べよう。 第８図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第８図に示す本発明によるD/A変換器は、次の事項を
除いて、第１図で上述した本発明によるD/A変換器と同
様の構成を有する。 すなわち、デジタル減算回路８がデジタル信号源１か
らのデジタル信号Ａと論理回路９からのデジタル信号Ｉ
とを入力し、また、論理回路９が局部量子化器４からの
デジタル信号Ｄを入力し、さらに、局部量子化器４がデ
ジタル積分器３からのデジタル信号Ｃを入力している構
成を第１図で上述した本発明によるD/A変換器が有して
いるのに代え、論理回路９からのデジタル信号Ｉを入力
し、そのデジタル信号Ｉの積分出力をデジタル信号Ｋと
して出力するデジタル積分器11を有し、そして、デジタ
ル減算回路２がデジタル信号源１からのデジタル信号Ａ
とデジタル遅延回路５からのデジタル信号Ｅとを入力
し、また、デジタル減算回路８がデジタル積分器３から
のデジタル信号Ｃとデジタル積分器11からのデジタル信
号Ｌとを入力し、さらに、局部量子化器４がデジタル減
算回路８からのデジタル信号Ｊを入力し、さらに、論理
回路９（第１図で上述した本発明によるD/A変換器の場
合と同様に伝達関数Heを有する）がデジタル信号源１か
らのデジタル信号Ａを入力している構成を有する。 以上が、本願第８番目の発明によるD/A変換器の実施
例の構成である。 このような構成を有する本発明によるD/A変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるD/A変換器と同様の構成を有するので、詳細説明
は省略するが、局部量子化器４から出力されるデジタル
信号Ｄが、デジタル積分器３及び11を１段構成としてい
る場合でみて、第５図で上述した本発明によるD/A変換
器の場合と同様に、 Ｄ＝（１−He）Ａ＋（１−Z-1）Ｑ ……（24） で表される。 従って、局部量子化器４からのデジタル信号Ｄを入力
し且つ（１＋He）の伝達関数を有するD/A変換回路６か
ら出力されるアナログ信号Ｆが、第５図で上述した本発
明によるD/A変換器の場合と同様に、 Ｆ＝（１−He2）Ａ＋（１＋He）・（１−Z-1）Ｑ ……
（25） で表される。 以上のことから、第８図に示す本発明によるD/A変換
器の場合も、第５図で上述した本発明によるD/A変換器
の場合と同様に、D/A変換回路６から、それに周波数依
存性を有する誤差を有していても、デジタル積分器３を
１段構成としている場合でみて、その誤差の伝達関数He
が１より十分小さい限り、第10図で上述したように（１
−Z-1）Ｑが小さな値を有するので、D/A変換回路６に伴
う周波数依存性を有する誤差にもとずく誤差を無視し得
る値でしか伴なっていないアナログ信号Ｆを出力させる
ことができる。 なお、上述においては、本発明によるD/A変換器の作
用効果を、デジタル積分器３（またはデジタル積分器３
及び11）を１段構成としている場合（D/A変換器が、い
わゆる１次シェーピング形D/A変換器である場合）で主
として説明したが、デジタル積分器３（またはデジタル
積分器３及び11）を２段以上の多段構成としている場合
でも、上述したと同様の作用効果が得られることは明ら
かである。 ただし、デジタル積分器３（またはデジタル積分器３
及び11）を３段構成としている場合においては、詳細説
明は省略するが、第１図で上述した本発明によるD/A変
換器の構成を例としてみて、その局部量子化器４からの
デジタル信号Ｄが、 Ｄ＝Ａ＋（１−Z-1）3Q ……（26） で表されるので、この場合において、D/A変換回路６をP
WM方式のD/A変換回路構成としている場合、D/A変換回路
６から出力されるアナログ信号Ｆが、この場合のD/A変
換回路６に発生する２次高周波歪にもとずく誤差を伴っ
て得られることから、第１図〜第８図で上述した本発明
によるD/A変換器の各例において、そのデジタル積分器
３またはデジタル積分器３及び11の双方を３段構成と
し、またD/A変換回路６をPWM方式のD/A変換回路構成と
している場合、論理回路９の前述した伝達関数Heを、α
の定数、ｐを論理回路９への入力デジタル信号の値とす
るとき、 He＝α・p2・（１−Z-1）２ ……（27） で表される伝達関数とすれば、この場合のD/A変換回路
６から、この場合にD/A変換回路６に発生する２次高周
波歪にもとずく誤差をほとんど伴っていないアナログ信
号Ｆを出力させることができる。 なお、この場合の（27）式で上述した伝達関数Heを有
する論理回路９としては、第９図に示すような、入力端
子21に供給されるデジタル信号を２つの入力端子に入力
し、その２乗されたデジタル信号を出力するデジタル乗
算器22と、そのデジタル乗算器22からのデジタル信号と
入力端子２からの上述した定数αとを入力し、それらの
乗算されたデジタル信号を出力する他のデジタル乗算器
23と、そのデジタル乗算器23から出力されるデジタル信
号を入力し、そのデジタル信号に対して1D/A変換動作周
期だけ遅延しているデジタル信号を出力するデジタル遅
延回路25と、デジタル乗算器23から出力されるデジタル
信号とデジタル遅延回路25から出力されるデジタル信号
とを入力し、それらの差のデジタル信号を出力するデジ
タル減算回路26と、そのデジタル減算回路26から出力さ
れるデジタル信号を入力し、そのデジタル信号に対して
1D/A変換動作周期だけ遅延しているデジタル信号を出力
するデジタル遅延回路27と、デジタル減算回路26からの
デジタル信号とデジタル遅延回路27からのデジタル信号
とを入力し、それらの差のデジタル信号を出力端子29に
出力するデジタル減算回路28とを有する構成とし得る。 その他、本発明の精神を脱することなしに、種々の変
型、変更をなし得るであろう。
第１図は、本願第１番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第２図は、本願第２番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第３図は、本願第３番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第４図は、本願第４番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第５図は、本願第５番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第６図は、本願第６番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第７図は、本願第７番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第８図は、本願第８番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第９図は、本発明によるD/A変換器に用い得る論理回路
の具体的実施例を示す系統的接続図である。 第10図は、従来のD/A変換器を示す系統的接続図であ
る。 １……デジタル信号源 ２、８……デジタル減算回路 ３、11……デジタル積分器 ４……局部量子化器 ５……デジタル遅延回路 ６……D/A変換回路 ７……出力端 ９……論理回路 10……デジタル加算回路 22、23……デジタル乗算器 25、27……デジタル遅延回路 26、28……デジタル減算回路
例を示す系統的接続図である。 第２図は、本願第２番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第３図は、本願第３番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第４図は、本願第４番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第５図は、本願第５番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第６図は、本願第６番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第７図は、本願第７番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第８図は、本願第８番目の発明によるD/A変換器の実施
例を示す系統的接続図である。 第９図は、本発明によるD/A変換器に用い得る論理回路
の具体的実施例を示す系統的接続図である。 第10図は、従来のD/A変換器を示す系統的接続図であ
る。 １……デジタル信号源 ２、８……デジタル減算回路 ３、11……デジタル積分器 ４……局部量子化器 ５……デジタル遅延回路 ６……D/A変換回路 ７……出力端 ９……論理回路 10……デジタル加算回路 22、23……デジタル乗算器 25、27……デジタル遅延回路 26、28……デジタル減算回路
Claims (8)
- 【請求項１】デジタル信号源と、 上記デジタル信号源からデジタル信号と後記論理回路か
らのデジタル信号とを入力する第１のデジタル減算回路
と、 上記第１のデジタル減算回路からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第２
のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、 上記デジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路と、 上記局部量子化器からのデジタル信号を入力し、且つ上
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて上記D/A変換器の伝達関数
を（１＋He）で表すとき、Heで表される伝達関数を有す
る論理回路とを有することを特徴とするD/A変換器。 - 【請求項２】デジタル信号源と、 上記デジタル信号源からのデジタル信号と後記デジタル
加算回路からのデジタル信号とを入力するデジタル減算
回路と、 上記デジタル減算回路からのデジタル信号を積分するデ
ジタル積分器と、 上記デジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記デジタル遅延回路からのデジタル信号と後記論理回
路からのデジタル信号とを入力するデジタル加算回路
と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路と、 上記局部量子化器からのデジタル信号を入力し、且つ上
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて上記D/A変換器の伝達関数
を（１＋He）で表すとき、Heで表される伝達関数を有す
る論理回路とを有することを特徴とするD/A変換器。 - 【請求項３】デジタル信号源と、 上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、 上記第１のデジタル減算回路からのデジタル信号を積分
する第１のデジタル積分器と、上記第１のデジタル積分
器からのデジタル信号と後記第２のデジタル積分器から
のデジタル信号とを入力する第２のデジタル減算回路
と、 上記第２のデジタル減算回路からのデジタル信号を入力
し、上記デジタル信号源からのデジタル信号に比し少な
いビット数を有するデジタル信号を出力する局部量子化
器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路と、 上記局部量子化器からのデジタル信号を入力し、且つ上
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて上記D/A変換器の伝達関数
を（１＋He）で表すとき、Heで表される伝達関数を有す
る論理回路と、 上記論理回路からのデジタル信号を積分する第２のデジ
タル積分器とを有することを特徴とするD/A変換器。 - 【請求項４】デジタル信号源と、 上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、 上記第１のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、 そのデジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号を入力し、且つ後
記D/A変換器に伴う周波数依存性を有する誤差の伝達関
数をHeで表し、これに応じて後記D/A変換器の伝達関数
を（１＋He）で表すとき、Heで表される伝達関数を有す
る論理回路と、 上記局部量子化器からのデジタル信号と上記論理回路か
らのデジタル信号とを入力する第２のデジタル減算回路
と、 上記第２のデジタル減算回路からのデジタル信号をアナ
ログ信号に変換するD/A変換回路とを有することを特徴
とするD/A変換器。 - 【請求項５】デジタル信号源と、 上記デジタル信号源からのデジタル信号を入力し、且つ
後記D/A変換器に伴う周波数依存性を有する誤差の伝達
関数をHeで表し、これに応じて後記D/A変換器の伝達関
数を（１＋He）で表すとき、Heで表される伝達関数を有
する論理回路と、 上記デジタル信号源からのデジタル信号と上記論理回路
からのデジタル信号とを入力する第１のデジタル減算回
路と、 上記第１のデジタル減算回路からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第２
のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、 上記デジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路とを有することを特徴とするD/A変
換器。 - 【請求項６】デジタル信号源と、 上記デジタル信号源からのデジタル信号を入力し、且つ
後記D/A変換器に伴う周波数依存性を有する誤差の伝達
関数をHeで表し、これに応じて後記D/A変換器の伝達関
数を（１＋He）で表すとき、Heで表される伝達関数を有
する論理回路と、 上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、 上記第１のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、 そのデジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号と上記論理回路か
らのデジタル信号とを入力する第２のデジタル減算回路
と、 上記第２のデジタル減算回路からのデジタル信号をアナ
ログ信号に変換するD/A変換回路とを有することを特徴
とするD/A変換器。 - 【請求項７】デジタル信号源と、 上記デジタル信号源からのデジタル信号を入力し、且つ
後記D/A変換器に伴う周波数依存性を有する誤差の伝達
関数をHeで表し、これに応じて後記D/A変換器の伝達関
数を（１＋He）で表すとき、Heで表される伝達関数を有
する論理回路と、 上記デジタル信号源からのデジタル信号と後記デジタル
加算回路からのデジタル信号とを入力するデジタル減算
回路と、 上記デジタル減算回路からのデジタル信号を積分するデ
ジタル積分器と、 上記デジタル積分器からのデジタル信号を入力し、上記
デジタル信号源からのデジタル信号に比し少ないビット
数を有するデジタル信号を出力する局部量子化器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記デジタル遅延回路からのデジタル信号と上記論理回
路からのデジタル信号とを入力するデジタル加算回路
と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路とを有することを特徴とするD/A変
換器。 - 【請求項８】デジタル信号源と、 上記デジタル信号源からのデジタル信号を入力し、且つ
後記D/A変換器に伴う周波数依存性を有する誤差の伝達
関数をHeで表し、これに応じて後記D/A変換器の伝達関
数を（１＋He）で表すとき、Heで表される伝達関数を有
する論理回路と、 上記論理回路からのデジタル信号を積分する第１のデジ
タル積分器と、 上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、 上記第１のデジタル減算回路からのデジタル信号を積分
する第２のデジタル積分器と、 上記第２のデジタル積分器からのデジタル信号と上記第
１のデジタル積分器からのデジタル信号とを入力する第
２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタル信号を入力
し、上記デジタル信号源からのデジタル信号に比し少な
いビット数を有するデジタル信号を出力する局部量子化
器と、 上記局部量子化器からのデジタル信号を1D/A変換動作周
期だけ遅延させるデジタル遅延回路と、 上記局部量子化器からのデジタル信号をアナログ信号に
変換するD/A変換回路とを有することを特徴とするD/A変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019979A JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019979A JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02200012A JPH02200012A (ja) | 1990-08-08 |
| JPH0828667B2 true JPH0828667B2 (ja) | 1996-03-21 |
Family
ID=12014304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019979A Expired - Fee Related JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828667B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3772970B2 (ja) * | 2001-10-29 | 2006-05-10 | ソニー株式会社 | Ｄ／ａ変換器および出力増幅回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286920A (ja) * | 1985-10-14 | 1987-04-21 | Hitachi Ltd | 復号器 |
| JPS63252017A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | Ｄａ変換器 |
-
1989
- 1989-01-30 JP JP1019979A patent/JPH0828667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02200012A (ja) | 1990-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000244257A (ja) | デジタル入力を有するｐｗｍパワーアンプ | |
| JPH01204528A (ja) | Ａ／ｄ変換器 | |
| US5144306A (en) | Noise shaping circuit | |
| JP2000341130A5 (ja) | ||
| JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
| JP3290314B2 (ja) | ３つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
| US5416483A (en) | Method and circuit for noise shaping | |
| JP2650711B2 (ja) | オーバーサンプリングａ／ｄ変換器 | |
| JPH07202707A (ja) | ２つのシグマ−デルタ変調器をカスケード接続する方法およびシグマ−デルタ変調器システム | |
| JPH0828667B2 (ja) | Ｄ／ａ変換器 | |
| JP2642487B2 (ja) | ディジタル／アナログ変換器またはアナログ／ディジタル変換器におけるデルタシグマ変調回路 | |
| JP3048007B2 (ja) | Ａ／ｄ変換回路 | |
| JP2002530989A (ja) | シグマ−デルタｄ／ａコンバータ | |
| US7030797B2 (en) | Broadband sigma-delta modulator | |
| JPS6243205A (ja) | 間引きフイルタ | |
| JP3127477B2 (ja) | ノイズシェーピング回路 | |
| JP3158712B2 (ja) | 量子化装置 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JP3036074B2 (ja) | 多段ノイズシェーピング型量子化器 | |
| JP2004080430A (ja) | Δς変換回路 | |
| JPH04263518A (ja) | Ａ／ｄ変換回路 | |
| JP2689858B2 (ja) | ノイズシェイパ | |
| JPH04160822A (ja) | Ｄ／ａ変換装置 | |
| JPH06120836A (ja) | マルチビットσδａ／ｄ変換器 | |
| Angus | One bit digital filtering |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |