JPH02200012A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH02200012A JPH02200012A JP1997989A JP1997989A JPH02200012A JP H02200012 A JPH02200012 A JP H02200012A JP 1997989 A JP1997989 A JP 1997989A JP 1997989 A JP1997989 A JP 1997989A JP H02200012 A JPH02200012 A JP H02200012A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- digital
- circuit
- converter
- transfer function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims description 111
- 230000001419 dependent effect Effects 0.000 claims description 30
- 230000001934 delay Effects 0.000 claims description 19
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 12
- 230000009897 systematic effect Effects 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 210000000540 fraction c Anatomy 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 102220187649 rs145044428 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、Ｄ／Ａ変換器に関ケる。
（従来の技術１
従来、第１２図を伴って次に述べるＤ／Ａ変換器が提案
されでいる。 すなわち、Ｎビット（ただし、ＮはＫよりも大きな整数
）のデジタル信号Ａを出力するデジタル信号源１を有す
る。 また、そのデジタル信号源１からのデジタル信号Ａと、
後述するデジタル遅延回路４からのデジタル信号Ｅとを
入力し、それらの差のデジタル信号Ｂを出力するデジタ
ル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号Ｂ
を入力し、そのデジタル信号Ｂを積分した積分出力をデ
ジタル信号Ｃとして出力するデジタル積分器３を有する
。 また、ぞのデジタル積分器３からのデジタル信号Ｃを入
力し、デジタル信号源１からのデジタル信号△のビット
数Ｎに比し少ないビット数Ｋをイｉするデジタル信号り
を出力する局部ｍ子化器４を有する。 さらに、局部ａ子化器４からのデジタル信号りを入力し
、そのデジタル信号りにＩ Ｄ／Ａ変換動作周期だけ遅
延を与え、デジタル信号りがＩＤ／Δ変換動作周期だけ
遅延しているデジタル信号Ｅを出力させるデジタル遅延
回路５を右する。 また、局部ｍ子化器４からのデジタル信＠Ｄを入力し、
そのデジタル信号りをアナログ信号Ｆに変換し、そして
、そのアナログ信号Ｆを出力端子７に出力するＤ／Ａ変
換回路６を有する。 以上が、従来提案されているＤ／Ａ変換器の構成である
。 このような構成を有するＤ／Ａ変換器によれば、デジタ
ル遅延回路５の伝達ＩＩＩ数をＺＰＡ数でＺ−１とし、
８部ｍ子化器４から出力されるデジタル信号りを入力す
るデジタル遅延回路５から出力されるデジタル信＠Ｅを
、Ｚ関数でＥ ＝ Ｄ Ｚ−１・・・・・・・・・・・
・・・・（１）で表せば、デジタル信号源１及びデジタ
ル遅延回路５からイれぞれ出力されるデジタル信号Ａ及
びＢを入力するデジタル減算回路２から出力されるデジ
タル信号Ｂは、 Ｂ＝Ａ−Ｅ ＝Ａ−ＤＺ”・・・・・・・・・（２）で表される。 このため、デジタル減算回路２から出力されるデジタル
信号Ｂを入力するデジタル積分器３から出力されるデジ
タル信＠Ｃは、デジタル積分器３を１段構成としている
場合（Ｄ／Ａ変換器が、いわゆる１次シェービング形Ｄ
／Ａ変換器である場合）でみて、 Ｃ＝ＣＺ−１＋Ｂ ＝ ＣＺ−１千八−ＤＺ−１・・・・・・・・・・・・
（３）Ｃ＝Ｂ、／ （１−Ｚ”’） −（△−ＤＺ−１＞／ （１−Ｚ”） ・・・・・・・・・・・・・・・・・・・・・・・・・
・・ （４）Ｃ・表される。 従って、デジタル積分器３から出力されるデジタル信号
Ｃを入力する局部ｍ子化器４から出力されるデジタル信
号りは、局部Ｒ子化器４に伴うω子化ｆｊｉ音をＱとす
るとき、 Ｄ＝Ｃ十〇 ＝ （Ａ−ＤＺ”）’／ （１−Ｚ”）・・・・・・・
・・・・・・・・・・・・・・・・・・・・ （５）で
表され、従って、 Ｄ＝Ａ＋ （１−Ｚ−１）Ｑ−−−−−・−−−−−・
（６）で表される。 よって、局部組子化器４から出力されるデジタル信号り
を入力するＤ／Δ変換回路６から出力されるアナログ信
＠Ｆは、Ｄ／ＡＰＩ換回路６に誤差を伴わないとすれば
、 Ｆ＝Ｄ ＝Ａ＋ （１−Ｚｌ）Ｑ・・・・・・・・・・・・
（７）で表される。 この場合、（７）式の（１−Ｚ−１）は１次高域通過ろ
波器の周波数レスポンス特性を有しているので、デジタ
ル信号源１から出力されるデジタル信号Ａが、Ｄ／Ａ変
換回路６から出力されるアナログ信＠Ｆでみて、そのア
ナログ信号ＦＳＤ／Δ変換動作周期の逆数で表される周
波数に比し十分狭い帯域幅で得られる、というデジタル
信号であれば、（７）式の（１−Ｚ’）Ｑで表されるｍ
子化雑音は十分小さい値をｈする。 従って、第１２図に示す従来のＤ／Ａ変換器の場合、Ｄ
／Ａ変換回路６に誤差を伴わないとすれば、局部ｍ子化
器４にｍ子化雑音を伴うとしても、アナログ信号Ｆを、
■子化雑＆を十分小さな値でしか伴っていない信号とし
て得ることができる。
されでいる。 すなわち、Ｎビット（ただし、ＮはＫよりも大きな整数
）のデジタル信号Ａを出力するデジタル信号源１を有す
る。 また、そのデジタル信号源１からのデジタル信号Ａと、
後述するデジタル遅延回路４からのデジタル信号Ｅとを
入力し、それらの差のデジタル信号Ｂを出力するデジタ
ル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号Ｂ
を入力し、そのデジタル信号Ｂを積分した積分出力をデ
ジタル信号Ｃとして出力するデジタル積分器３を有する
。 また、ぞのデジタル積分器３からのデジタル信号Ｃを入
力し、デジタル信号源１からのデジタル信号△のビット
数Ｎに比し少ないビット数Ｋをイｉするデジタル信号り
を出力する局部ｍ子化器４を有する。 さらに、局部ａ子化器４からのデジタル信号りを入力し
、そのデジタル信号りにＩ Ｄ／Ａ変換動作周期だけ遅
延を与え、デジタル信号りがＩＤ／Δ変換動作周期だけ
遅延しているデジタル信号Ｅを出力させるデジタル遅延
回路５を右する。 また、局部ｍ子化器４からのデジタル信＠Ｄを入力し、
そのデジタル信号りをアナログ信号Ｆに変換し、そして
、そのアナログ信号Ｆを出力端子７に出力するＤ／Ａ変
換回路６を有する。 以上が、従来提案されているＤ／Ａ変換器の構成である
。 このような構成を有するＤ／Ａ変換器によれば、デジタ
ル遅延回路５の伝達ＩＩＩ数をＺＰＡ数でＺ−１とし、
８部ｍ子化器４から出力されるデジタル信号りを入力す
るデジタル遅延回路５から出力されるデジタル信＠Ｅを
、Ｚ関数でＥ ＝ Ｄ Ｚ−１・・・・・・・・・・・
・・・・（１）で表せば、デジタル信号源１及びデジタ
ル遅延回路５からイれぞれ出力されるデジタル信号Ａ及
びＢを入力するデジタル減算回路２から出力されるデジ
タル信号Ｂは、 Ｂ＝Ａ−Ｅ ＝Ａ−ＤＺ”・・・・・・・・・（２）で表される。 このため、デジタル減算回路２から出力されるデジタル
信号Ｂを入力するデジタル積分器３から出力されるデジ
タル信＠Ｃは、デジタル積分器３を１段構成としている
場合（Ｄ／Ａ変換器が、いわゆる１次シェービング形Ｄ
／Ａ変換器である場合）でみて、 Ｃ＝ＣＺ−１＋Ｂ ＝ ＣＺ−１千八−ＤＺ−１・・・・・・・・・・・・
（３）Ｃ＝Ｂ、／ （１−Ｚ”’） −（△−ＤＺ−１＞／ （１−Ｚ”） ・・・・・・・・・・・・・・・・・・・・・・・・・
・・ （４）Ｃ・表される。 従って、デジタル積分器３から出力されるデジタル信号
Ｃを入力する局部ｍ子化器４から出力されるデジタル信
号りは、局部Ｒ子化器４に伴うω子化ｆｊｉ音をＱとす
るとき、 Ｄ＝Ｃ十〇 ＝ （Ａ−ＤＺ”）’／ （１−Ｚ”）・・・・・・・
・・・・・・・・・・・・・・・・・・・・ （５）で
表され、従って、 Ｄ＝Ａ＋ （１−Ｚ−１）Ｑ−−−−−・−−−−−・
（６）で表される。 よって、局部組子化器４から出力されるデジタル信号り
を入力するＤ／Δ変換回路６から出力されるアナログ信
＠Ｆは、Ｄ／ＡＰＩ換回路６に誤差を伴わないとすれば
、 Ｆ＝Ｄ ＝Ａ＋ （１−Ｚｌ）Ｑ・・・・・・・・・・・・
（７）で表される。 この場合、（７）式の（１−Ｚ−１）は１次高域通過ろ
波器の周波数レスポンス特性を有しているので、デジタ
ル信号源１から出力されるデジタル信号Ａが、Ｄ／Ａ変
換回路６から出力されるアナログ信＠Ｆでみて、そのア
ナログ信号ＦＳＤ／Δ変換動作周期の逆数で表される周
波数に比し十分狭い帯域幅で得られる、というデジタル
信号であれば、（７）式の（１−Ｚ’）Ｑで表されるｍ
子化雑音は十分小さい値をｈする。 従って、第１２図に示す従来のＤ／Ａ変換器の場合、Ｄ
／Ａ変換回路６に誤差を伴わないとすれば、局部ｍ子化
器４にｍ子化雑音を伴うとしても、アナログ信号Ｆを、
■子化雑＆を十分小さな値でしか伴っていない信号とし
て得ることができる。
しかしながら、第１２図に示す従来のＤ／Ａ変換器の場
合、Ｄ／Ａ変換回路６に周波数依存性を有する誤差を伴
うのが余儀なくされることから、その周波数依存性を有
する誤差の伝達関数をｌ−１ｅで表し、それに応じてＤ
／Ａ変換回路６の伝達関数を（１＋Ｈｅ）で表りとき、
デジタル積分器３を１段構成としている場合でみて、Ｄ
／Ａ変換回路６から出力されるアナログ信号Ｆが、 Ｆ＝ （１＋１−ＩＧ）（Ａ＋ （１−Ｚ−’）Ｑ）＝
（Ａ＋ （１−Ｚ−１）Ｑ） ＋（Ａ＋（１−Ｚ”’）Ｑ） １−１ｅ・・・・・・・
・・・・・・・・・・・ （８）ｒ表されので、アナロ
グ信号Ｆに、 Ｇ−（Ａ＋ 、（１−Ｚ”）Ｑ）Ｈｅ ・・・・・・・・・・・・・・・・・・ （９）で表さ
れる誤差Ｇを伴う、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なり／Ａ
変換器を提案せんとするものである。
合、Ｄ／Ａ変換回路６に周波数依存性を有する誤差を伴
うのが余儀なくされることから、その周波数依存性を有
する誤差の伝達関数をｌ−１ｅで表し、それに応じてＤ
／Ａ変換回路６の伝達関数を（１＋Ｈｅ）で表りとき、
デジタル積分器３を１段構成としている場合でみて、Ｄ
／Ａ変換回路６から出力されるアナログ信号Ｆが、 Ｆ＝ （１＋１−ＩＧ）（Ａ＋ （１−Ｚ−’）Ｑ）＝
（Ａ＋ （１−Ｚ−１）Ｑ） ＋（Ａ＋（１−Ｚ”’）Ｑ） １−１ｅ・・・・・・・
・・・・・・・・・・・ （８）ｒ表されので、アナロ
グ信号Ｆに、 Ｇ−（Ａ＋ 、（１−Ｚ”）Ｑ）Ｈｅ ・・・・・・・・・・・・・・・・・・ （９）で表さ
れる誤差Ｇを伴う、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なり／Ａ
変換器を提案せんとするものである。
本願第１番目の発明によるＤ／Ａ変換器は、デジタル信
号源と、そのデジタル信号源からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第１
のデジタル減算回路と、その第１のデジタル減算回路か
らのデジタル信号を積分するデジタル積分器と、そのデ
ジタル積分器からのデジタル信号を入力し、上記デジタ
ル信号源からのデジタル信号に比し少ないピット数を有
するデジタル信号を出力する局部量子化器と、イの局部
母子化器からのデジタル信号をＩＤ／Ａ変換動作周期だ
け遅延させるデジタル遅延回路と、その局部量子化器か
らのデジタル信号と後記論理回路からのデジタル信号と
を入力する第２のデジタル減算回路と、その第２のデジ
タル減算回路からのデジタル信号をアナログ信号に変換
するＤ／Ａ変換回路と、上記第２のデジタル減算回路か
らのデジタル信号を入力し、且つ上記Ｄ／Ａ変換器に伴
う周波数依存性を有する誤差の伝達関数をＨｅで表し、
これに応じて上記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ
）で表すとき、（１／（１＋ｌ−１ｅ））で表される伝
達関数を有する論理回路とを有する。 また、本願第２番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からデジタル信号と
後記論理回路からのデジタル信号とを入力する第１のデ
ジタル減算回路と、その第１のデジタル減算回路からの
デジタル信号と後記デジタル遅延回路からのデジタル信
号ととを入力する第２のデジタル減算回路と、その第２
のデジタル減算回路からのデジタル信号を積分するデジ
タル積分器と、そのデジタル積分器からのデジタル信号
を入力し、上記デジタル信号源からのデジタル信号に比
し少ないビット数を有するデジタル信号を出力する局部
量子化器と、その局部量子化器からのデジタル信号をＩ
Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路
と、上記局部量子化器からのデジタル信号をアナログ信
号に変換するＤ／Ａ変換回路と、上記局部母子化器から
のデジタル信号を入力し、且つ上記Ｄ／Ａ変換器に伴う
周波数依存性を有する誤差の伝達関数をＨｅｒ表し、こ
れに応じて上記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）
で表すとき、ｌ−１８ｒ″表される伝達関数を有する論
理回路とを有する。 さらに、本願第３番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル加算回路からのデジタル信号とを入力
するデジタル減Ω回路と、そのデジタル減算回路からの
デジタル信号を積分するデジタル積分器と、そのデジタ
ル積分器からのデジタル信号を入力し、上記デジタル信
＠源からのデジタル信号に比し少ないビット数を有する
デジタル信号を出力する局部量子化器と、その局部量子
化器からのデジタル信号をＩ Ｏ／Ａ変換動作周期だけ
遅延させるデジタル遅延回路と、そのデジタル遅延回路
からのデジタル信号と後記論理回路からのデジタル信号
とを入力するデジタル加ｎ回路と、上記局部量子化器か
らのデジタル信号をアナログ信号に変換するＤ／Ａ変換
回路と、上記局部逗子化器からのデジタル信号を入力し
、且つ上記Ｄ／Ａ変換器に伴う周波数依存性をイアする
誤差の伝達関数をＨｅで表し、これに応じて上記Ｄ／Ａ
変換器の伝達関数を（１＋ Ｈｅ ）で表すとき、（１
／（１＋ｌ−１ｅ））で表される伝達関数を有ケる論理
回路とを有する。 また、本願第４番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
と後記デジタル遅延回路からのデジタル信号とを入力す
る第１のデジタル減算回路と、その第１のデジタル減算
回路からのデジタル信号を積分する第１のデジタル積分
器と、その第１のデジタル積分器からのデジタル信号と
後記第２のデジタル積分器からのデジタル信号とを入力
する第２のデジタル減算回路と、その第２のデジタル減
算回路からのデジタル信号を入力し、上記デジタル信号
源からのデジタル信号に比し少ないビット数を有するデ
ジタル信号を出力する局、！１ｍ子化蒸化器上記局部量
子化器からのデジタル信号をＩ Ｄ／Ａ変換動作周期だ
け遅延させるデジタル遅延回路と、上記局部量子化器か
らのデジタル信号をアナログ信号に変換するＤ／Δ変換
回路と、上記局部量子化器からのデジタル信号を入力し
、■つ上記Ｄ／Ａ変換器に伴う周波数依存性を有する誤
差の伝達関数をＨｅで表し、これに応じて上記Ｄ／Ａ変
換器の伝達関数を（１＋）−１６）で表りどき、（１／
（１＋Ｈｅ））で表される伝達関数を有する論理回路と
、その論理回路からのデジタル信号を積分する第２のデ
ジタル積分器とを有する。 さらに、本願第５番目の発明によるＤ／Δ変ｌ＠！器は
、デジタル信号源と、そのデジタル信号源からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第１のデジタル減算回路と、上記第１のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力し
、上記デジタル信号源からのデジタル信号に比し少ない
ビット数を有するデジタル信号を出力する局部量子化器
と、その局部吊子化器からのデジタル信号を１０／Ａ変
換動作周期だけ遅延させるデジタル遅延回路と、上記局
部量子化器からのデジタル信号を入力し、且つ後記Ｄ／
ＡＶＩ換器に伴う周波数依存性を＋ｉツる誤差の伝達関
数をＨｅで表し、これに応じて後記Ｄ／Ａ変換器の伝達
関数を（１＋ ｌ−１ｅ ）で表すとき、Ｈｅで表され
る伝達関数を有する論理回路と、上記局部量子化器から
のデジタル信号と上記論理回路からのデジタル信号とを
入力する第２のデジタル減算回路と、上記第２のデジタ
ル減算回路からのデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを有する。 また、本願第６番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からデジタル信号と
後記論理回路からのデジタル信号とを入力する第１の第
１のデジタル減算回路と、その第１のデジタル減算回路
からのデジタル信号を入力し、且つ後記Ｄ／Ａ変換器に
伴う周波数依存性を石する誤差の伝達関数を１１ｅで表
し、これに応じて後記Ｄ／Ａ変換器の伝達関数を（１＋
Ｈｅ）で表すどき、（１／（１＋Ｈ（３））で表される
伝達関数を有する論理回路と、上記第１のデジタル減算
回路からのデジタル信号と後記デジタル遅延回路からの
デジタル信号とを入力する第２のデジタル減算回路と、
上記第２のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、そのデジタル積分器からのデジ
タル信号を入力し、上記デジタル信＠源からのデジタル
信号に比し少ないビット数を有するデジタル信号を出力
する局部量子化器と、その局部量子化器からのデジタル
信号を１［）／Ａ変換動作周期だけ遅延さけるデジタル
遅延回路と、上記局部量子化器からのデジタル信号をア
ナログ信号に２換するＤ／Ａ変換回路とを有する。 さらに、本願第７番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記Ｄ／Ａ変！Ｉ！器に伴う周波数依
存性を有する誤差の伝達関数を１−１ ｅで表し、これ
に応じて後記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）で
表すとき、）−１ｅで表される伝達関数を有する論理回
路と、上記デジタル信号源からのデジタル信号と上記論
理回路からのデジタル信号とを入力する第１のデジタル
減算回路と、その第１のデジタル減算回路からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減口回路と、その第２のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力し
、上記デジタル信号源からのデジタル信号に比し少ない
ビット数を有するデジタル信号を出力ｊ−るｎ部訂子化
器と、その局部ｊ子化器からのデジタル信号をＩＤ／Ａ
変換動作周期だけ遅延させるデジタル遅延回路と、上記
局部吊子化器からのデジタル信号をアナログ信号に変換
するＤ／Ａ変換回路とを有する。 また、本願第８番目の発明によるＤ／Ａ変換器１よ、デ
ジタル信号源と、そのデジタル信＠源からのデジタル信
号を入力し、且つ後記Ｄ ／ Ａ変換器に伴う周波数依
存性を有する誤差の伝達関数をＨｅで表し、これに応じ
て後記Ｄ／へ変換器の伝達関数を（１＋Ｈｅ）で表すと
き、１−（ｅで表される伝達関数を有する論理回路と、
上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、上記第１のデジタル減算回路からのデジ
タル信号を積分するデジタル積分器と、そのデジタル積
分器からのデジタル信号を入力し、上記デジタル信号源
からのデジタル信号に比し少ないビット数を有するデジ
タル信号を出力する局部ｍ子化器と、その局部ｍ子化器
からのデジタル信号をＩＤ／Ａ変換動作周期だけ赴延さ
せるデジタル遅延回路と、上記局部ω子化器からのデジ
タル信号と上記論理回路からのデジタル信号とを入力す
る第２のデジタル減算回路と、その第２のデジタル減口
回路からのデジタル信号をアナログ信号に変換するＤ／
Ａ変換回路とを有する。 、また、本願第９番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性
を有する誤差の伝達関数を日ｅで表し、これに応じて後
記Ｄ／Ａ変換器の伝達関数を（１＋ｈｌｅ）で表すとき
、Ｈｅで表される伝達関数を有する論理回路と、上記デ
ジタル信号源からのデジタル信号と後記デジタル加算回
路からのデジタル信号とを入力するデジタル減算回路と
、上記デジタル減算回路からのデジタル信号を積分する
デジタル積分器と、上記デジタル積分器からのデジタル
信号を入力し、上記デジタル信号源からのデジタル信号
に比し少ないビット数を有するデジタル信号を出力する
局部吊子化器と、その局部吊子化器からのデジタル信号
を１［）／Ａ変換動作周期だけ遅延させるデジタル遅延
回路と、そのデジタル遅延回路からのデジタル信号と上
記論理回路からのデジタル信号とを入力するデジタル加
算回路と、上記局部ｍ子化器からのデジタル信号をアナ
ログ信号に変換するＤ／Ａ変換回路とを有する。 さらに、本願第１０番目の発明によるＤ／Ａ変換器は、
デジタル信号源と、そのデジタル信号源からのデジタル
信号を入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存
性を有する誤差の伝達関数をＨｅで表し、これに応じて
後記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）ぐ表すとき
、Ｈｅで表される伝達関数を有する論理回路と、イの論
理回路からのデジタル信号を積分する第１のデジタル積
分器と、上記デジタル信号源からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第１
のデジタル減口回路と、上記第１のデジタル減算回路か
らのデジタル信号を積分する第２のデジタル積分器と、
上記第２のデジタル積分器からのデジタル信号と上記第
１のデジタル積分器からのデジタル信号とを入力する第
２の゛デジタル減算回路と、その第２のデジタル減算回
路からのデジタル信号を入力し、上記デジタル信号源か
らのデジタル信号に比し少ないビット数を有するデジタ
ル信号を出力する局部吊子化器と、その局部ω子化器か
らのデジタル信号をＩＤ／Ａ変換動作周期だけ遅延させ
るデジタル遅延回路と、上記局部母子化器からのデジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路とを有
する。
号源と、そのデジタル信号源からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第１
のデジタル減算回路と、その第１のデジタル減算回路か
らのデジタル信号を積分するデジタル積分器と、そのデ
ジタル積分器からのデジタル信号を入力し、上記デジタ
ル信号源からのデジタル信号に比し少ないピット数を有
するデジタル信号を出力する局部量子化器と、イの局部
母子化器からのデジタル信号をＩＤ／Ａ変換動作周期だ
け遅延させるデジタル遅延回路と、その局部量子化器か
らのデジタル信号と後記論理回路からのデジタル信号と
を入力する第２のデジタル減算回路と、その第２のデジ
タル減算回路からのデジタル信号をアナログ信号に変換
するＤ／Ａ変換回路と、上記第２のデジタル減算回路か
らのデジタル信号を入力し、且つ上記Ｄ／Ａ変換器に伴
う周波数依存性を有する誤差の伝達関数をＨｅで表し、
これに応じて上記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ
）で表すとき、（１／（１＋ｌ−１ｅ））で表される伝
達関数を有する論理回路とを有する。 また、本願第２番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からデジタル信号と
後記論理回路からのデジタル信号とを入力する第１のデ
ジタル減算回路と、その第１のデジタル減算回路からの
デジタル信号と後記デジタル遅延回路からのデジタル信
号ととを入力する第２のデジタル減算回路と、その第２
のデジタル減算回路からのデジタル信号を積分するデジ
タル積分器と、そのデジタル積分器からのデジタル信号
を入力し、上記デジタル信号源からのデジタル信号に比
し少ないビット数を有するデジタル信号を出力する局部
量子化器と、その局部量子化器からのデジタル信号をＩ
Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路
と、上記局部量子化器からのデジタル信号をアナログ信
号に変換するＤ／Ａ変換回路と、上記局部母子化器から
のデジタル信号を入力し、且つ上記Ｄ／Ａ変換器に伴う
周波数依存性を有する誤差の伝達関数をＨｅｒ表し、こ
れに応じて上記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）
で表すとき、ｌ−１８ｒ″表される伝達関数を有する論
理回路とを有する。 さらに、本願第３番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号と後記デジタル加算回路からのデジタル信号とを入力
するデジタル減Ω回路と、そのデジタル減算回路からの
デジタル信号を積分するデジタル積分器と、そのデジタ
ル積分器からのデジタル信号を入力し、上記デジタル信
＠源からのデジタル信号に比し少ないビット数を有する
デジタル信号を出力する局部量子化器と、その局部量子
化器からのデジタル信号をＩ Ｏ／Ａ変換動作周期だけ
遅延させるデジタル遅延回路と、そのデジタル遅延回路
からのデジタル信号と後記論理回路からのデジタル信号
とを入力するデジタル加ｎ回路と、上記局部量子化器か
らのデジタル信号をアナログ信号に変換するＤ／Ａ変換
回路と、上記局部逗子化器からのデジタル信号を入力し
、且つ上記Ｄ／Ａ変換器に伴う周波数依存性をイアする
誤差の伝達関数をＨｅで表し、これに応じて上記Ｄ／Ａ
変換器の伝達関数を（１＋ Ｈｅ ）で表すとき、（１
／（１＋ｌ−１ｅ））で表される伝達関数を有ケる論理
回路とを有する。 また、本願第４番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からのデジタル信号
と後記デジタル遅延回路からのデジタル信号とを入力す
る第１のデジタル減算回路と、その第１のデジタル減算
回路からのデジタル信号を積分する第１のデジタル積分
器と、その第１のデジタル積分器からのデジタル信号と
後記第２のデジタル積分器からのデジタル信号とを入力
する第２のデジタル減算回路と、その第２のデジタル減
算回路からのデジタル信号を入力し、上記デジタル信号
源からのデジタル信号に比し少ないビット数を有するデ
ジタル信号を出力する局、！１ｍ子化蒸化器上記局部量
子化器からのデジタル信号をＩ Ｄ／Ａ変換動作周期だ
け遅延させるデジタル遅延回路と、上記局部量子化器か
らのデジタル信号をアナログ信号に変換するＤ／Δ変換
回路と、上記局部量子化器からのデジタル信号を入力し
、■つ上記Ｄ／Ａ変換器に伴う周波数依存性を有する誤
差の伝達関数をＨｅで表し、これに応じて上記Ｄ／Ａ変
換器の伝達関数を（１＋）−１６）で表りどき、（１／
（１＋Ｈｅ））で表される伝達関数を有する論理回路と
、その論理回路からのデジタル信号を積分する第２のデ
ジタル積分器とを有する。 さらに、本願第５番目の発明によるＤ／Δ変ｌ＠！器は
、デジタル信号源と、そのデジタル信号源からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第１のデジタル減算回路と、上記第１のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力し
、上記デジタル信号源からのデジタル信号に比し少ない
ビット数を有するデジタル信号を出力する局部量子化器
と、その局部吊子化器からのデジタル信号を１０／Ａ変
換動作周期だけ遅延させるデジタル遅延回路と、上記局
部量子化器からのデジタル信号を入力し、且つ後記Ｄ／
ＡＶＩ換器に伴う周波数依存性を＋ｉツる誤差の伝達関
数をＨｅで表し、これに応じて後記Ｄ／Ａ変換器の伝達
関数を（１＋ ｌ−１ｅ ）で表すとき、Ｈｅで表され
る伝達関数を有する論理回路と、上記局部量子化器から
のデジタル信号と上記論理回路からのデジタル信号とを
入力する第２のデジタル減算回路と、上記第２のデジタ
ル減算回路からのデジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路とを有する。 また、本願第６番目の発明によるＤ／Ａ変換器は、デジ
タル信号源と、そのデジタル信号源からデジタル信号と
後記論理回路からのデジタル信号とを入力する第１の第
１のデジタル減算回路と、その第１のデジタル減算回路
からのデジタル信号を入力し、且つ後記Ｄ／Ａ変換器に
伴う周波数依存性を石する誤差の伝達関数を１１ｅで表
し、これに応じて後記Ｄ／Ａ変換器の伝達関数を（１＋
Ｈｅ）で表すどき、（１／（１＋Ｈ（３））で表される
伝達関数を有する論理回路と、上記第１のデジタル減算
回路からのデジタル信号と後記デジタル遅延回路からの
デジタル信号とを入力する第２のデジタル減算回路と、
上記第２のデジタル減算回路からのデジタル信号を積分
するデジタル積分器と、そのデジタル積分器からのデジ
タル信号を入力し、上記デジタル信＠源からのデジタル
信号に比し少ないビット数を有するデジタル信号を出力
する局部量子化器と、その局部量子化器からのデジタル
信号を１［）／Ａ変換動作周期だけ遅延さけるデジタル
遅延回路と、上記局部量子化器からのデジタル信号をア
ナログ信号に２換するＤ／Ａ変換回路とを有する。 さらに、本願第７番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記Ｄ／Ａ変！Ｉ！器に伴う周波数依
存性を有する誤差の伝達関数を１−１ ｅで表し、これ
に応じて後記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）で
表すとき、）−１ｅで表される伝達関数を有する論理回
路と、上記デジタル信号源からのデジタル信号と上記論
理回路からのデジタル信号とを入力する第１のデジタル
減算回路と、その第１のデジタル減算回路からのデジタ
ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減口回路と、その第２のデジタ
ル減算回路からのデジタル信号を積分するデジタル積分
器と、そのデジタル積分器からのデジタル信号を入力し
、上記デジタル信号源からのデジタル信号に比し少ない
ビット数を有するデジタル信号を出力ｊ−るｎ部訂子化
器と、その局部ｊ子化器からのデジタル信号をＩＤ／Ａ
変換動作周期だけ遅延させるデジタル遅延回路と、上記
局部吊子化器からのデジタル信号をアナログ信号に変換
するＤ／Ａ変換回路とを有する。 また、本願第８番目の発明によるＤ／Ａ変換器１よ、デ
ジタル信号源と、そのデジタル信＠源からのデジタル信
号を入力し、且つ後記Ｄ ／ Ａ変換器に伴う周波数依
存性を有する誤差の伝達関数をＨｅで表し、これに応じ
て後記Ｄ／へ変換器の伝達関数を（１＋Ｈｅ）で表すと
き、１−（ｅで表される伝達関数を有する論理回路と、
上記デジタル信号源からのデジタル信号と後記デジタル
遅延回路からのデジタル信号とを入力する第１のデジタ
ル減算回路と、上記第１のデジタル減算回路からのデジ
タル信号を積分するデジタル積分器と、そのデジタル積
分器からのデジタル信号を入力し、上記デジタル信号源
からのデジタル信号に比し少ないビット数を有するデジ
タル信号を出力する局部ｍ子化器と、その局部ｍ子化器
からのデジタル信号をＩＤ／Ａ変換動作周期だけ赴延さ
せるデジタル遅延回路と、上記局部ω子化器からのデジ
タル信号と上記論理回路からのデジタル信号とを入力す
る第２のデジタル減算回路と、その第２のデジタル減口
回路からのデジタル信号をアナログ信号に変換するＤ／
Ａ変換回路とを有する。 、また、本願第９番目の発明によるＤ／Ａ変換器は、デ
ジタル信号源と、そのデジタル信号源からのデジタル信
号を入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性
を有する誤差の伝達関数を日ｅで表し、これに応じて後
記Ｄ／Ａ変換器の伝達関数を（１＋ｈｌｅ）で表すとき
、Ｈｅで表される伝達関数を有する論理回路と、上記デ
ジタル信号源からのデジタル信号と後記デジタル加算回
路からのデジタル信号とを入力するデジタル減算回路と
、上記デジタル減算回路からのデジタル信号を積分する
デジタル積分器と、上記デジタル積分器からのデジタル
信号を入力し、上記デジタル信号源からのデジタル信号
に比し少ないビット数を有するデジタル信号を出力する
局部吊子化器と、その局部吊子化器からのデジタル信号
を１［）／Ａ変換動作周期だけ遅延させるデジタル遅延
回路と、そのデジタル遅延回路からのデジタル信号と上
記論理回路からのデジタル信号とを入力するデジタル加
算回路と、上記局部ｍ子化器からのデジタル信号をアナ
ログ信号に変換するＤ／Ａ変換回路とを有する。 さらに、本願第１０番目の発明によるＤ／Ａ変換器は、
デジタル信号源と、そのデジタル信号源からのデジタル
信号を入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存
性を有する誤差の伝達関数をＨｅで表し、これに応じて
後記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）ぐ表すとき
、Ｈｅで表される伝達関数を有する論理回路と、イの論
理回路からのデジタル信号を積分する第１のデジタル積
分器と、上記デジタル信号源からのデジタル信号と後記
デジタル遅延回路からのデジタル信号とを入力する第１
のデジタル減口回路と、上記第１のデジタル減算回路か
らのデジタル信号を積分する第２のデジタル積分器と、
上記第２のデジタル積分器からのデジタル信号と上記第
１のデジタル積分器からのデジタル信号とを入力する第
２の゛デジタル減算回路と、その第２のデジタル減算回
路からのデジタル信号を入力し、上記デジタル信号源か
らのデジタル信号に比し少ないビット数を有するデジタ
ル信号を出力する局部吊子化器と、その局部ω子化器か
らのデジタル信号をＩＤ／Ａ変換動作周期だけ遅延させ
るデジタル遅延回路と、上記局部母子化器からのデジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路とを有
する。
【作用・効果１
本願第１番目の発明によるＤ／Ａ変換器によれば、デジ
タル信号源から出力されるデジタル信号をＡとし、また
デジタル遅延回路の伝達関数を７関数でｚ −１とし、
さらに局部吊子化器の吊子化雑音をＱとするとき、デジ
タル積分器を１段構成としている場合でみて、第２のデ
ジタル減算回路から出力されるデジタル信号が、（△＋
（１−Ｚ”）Ｑ）／ （１十Ｆ＋８）で表されるので、
（１＋ Ｈｅ ）の伝達関数を有ツるＤ／Ａ変挽回路か
ら出力されるアナログ信号が、【Δ＋（１−Ｚ”）Ｑ）
で表される。 このため、本願第１番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤・差を伴うとしても、それにもとずく誤差を伴なっ
ていないアナログ信号を出力さゼることができる。 また、本願用２−４番目の発明によるＤ／へ変換器によ
れば、本願第１番目の発明によるＤ／Ａ変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部ｍ子化器の間予化雑音をＱとする
とき、デジタル積分器（本願第４番目の発明によるＤ／
Ａ変換器の場合、第１及び第２のデジタル積分器の双ｈ
）を１段構成としている場合でみて、局部吊子化器から
出力されるデジタル信号が、（Ａ＋ （１−Ｚ”１）Ｑ
）／ （１＋ｌ−１ｅ）で表されるので、（１＋Ｈｅ）
の伝達関数を有するＤ／Ａ変換回路から出力されるアナ
ログ信号が、本願第１？ｒＦ目の発明によるＤ／Ａ変換
器の場合と同様に、（Ａ＋ （１−Ｚ’）Ｑ）で表され
る。 このため、本願用２−４番目の発明によるＤ／Ａ変換器
によれば、Ｄ／Ａ変換回路から、本願第１番目の発明に
よるＤ／Ａｌｌ！Ｓの場合と同様に、それに周波数依存
性を有する誤差を伴うとしても、それにもとずく誤差を
１′ねないアナログ信号を出力させることができる。 さらに、本願第５番［１の発明によるＤ／Ａ変換器によ
れば、本願第１番目の発明によるＤ／Ａ変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
△とし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部Ｂ子化器のω蒸化雑音をＱとする
とき、デジタル積分器を１段構成としている場合でみて
、第２のデジタル減算回路から出力されるデシタ／Ｌ／
（Ｎ 号ｆｆｉ、（Ａ＋ （１−Ｚ−’）Ｑ）（１＋
Ｈｅ）で表されるので、（１＋Ｈｅ）の伝達関数を有す
るＤ／Ａ変換回路から出力されるアナログ信号が、（１
−Ｈ８２）（△＋（１−Ｚ”）Ｑ）で表される。 このため、本願第５番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る。１５を差を伴うとしても、その誤差の伝達関数１−
１８が１よりも十分小さい限り、その誤差にもとすく誤
差を無視し得る値でしか伴なっていないアナログ信号を
出力させることができる。 また、本願第６？３目の発明によるＤ／Ａ変換器によれ
ば、本願第１番目の発明によるＤ／Ａ変換器の場合と同
様に、デジタル信号源から出ノｊされるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部ｍ子化器の吊子化雑音をＱとする
とき、デジタル積分器を１段構成としている場合でみて
、局部ｍ子化鼎から出力されるデジタル信号が、△／
（１＋Ｈｅ） ＋（１−Ｚ”）ＱＦ表されるので、（１
＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路から出力さ
れるアナログ信号が、（Ａ＋ （１＋Ｈｅ）（１−Ｚ”
）Ｑ）で表される。 このため、本願第６番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤差を伴うとしても、デジタル積分器を１段構成とし
ている場合でみて、第１２図で前述したように、（１−
Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換器に伴う
周波数依存性を有する誤差にもとず＜ ｒｅｌ差を無視
し得る値でしか伴なっていないアナログ信号を出力させ
ることができる。 さらに、本願第７番目の発明によるＤ／Ａ変換器によれ
ば、本願第１番目の発明によるＤ／Ａ変換器の場合ど同
様に、デジタル信号源から出力されるデジタル信号をΔ
とし、またデジタル減算回路の伝達関数を７関数でｚｌ
とし、さらに局部量子化器のＭ蒸化雑音をＱとするとき
、デジタル積分器を１段構成としている場合でみで、局
部量子化器から出ツノされるデジタル信号が、（１−Ｈ
ｅ）Ａ＋ （１−Ｚ−１）Ｑで表されるので、（１＋）
ｌｅ）の伝達関数を有するＤ／Ａ変換回路から出力され
るアナログ信号が、（１−１−１ｅ ）Ａ＋（１
−Ｈｅ） （１−Ｚ−’）Ｑｒ表される。 このため、本願第７番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤差を伴うとしても、その誤差の伝達関数が１より十
分小さい限り、デジタル積分器を１段構成としている場
合でみで、第１２図で前述したように、（１−Ｚ”）Ｑ
が小さな値を有するので、Ｄ／Ａ変換回路に伴う周波数
依存性を有する誤差にもとずく誤差を無祝し得る（ムで
しか伴なっていないアナログ信号を出力させることがで
きる。 また、本願第８番目の発明によるＤ／Ａ変換器によれば
、本願第１番目の発明によるＤ／Ａ変換器の場合と同様
に、デジタル信号源から出力されるデジタル信号をＡと
し、またデジタル遅延回路の伝達関数を７関数で７−１
とし、さらに局部量子化器のｍ予電雑音をＱとするとき
、デジタル積分器を１段構成としている場合でみて、第
２のデジタル減算回路から出力されるデジタル信号が、
本願第７番目の発明によるＤ／Ａ変換器の場合と同様に
、（１−Ｉ−１ｅ）Ａ＋（１−Ｚ−１）Ｑで表されるの
で、（１＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路か
ら出力されるアナログ信号は、本願第７番目の発明によ
るＤ／Ａ変換器の場合と同様に、＜１−Ｈｅ２）Δ＋（
１−Ｈｅ）（１−Ｚ−１）Ｑで表される。 このため、本願第８番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、本願第７番目の発明による
Ｄ／Ａ変換器の場合と同様に、Ｄ／Ａ′＆換器に周波数
依存性を有する誤差を伴うとしても、その誤差の伝達関
数が１より十分小さい限り、デジタル積分器を１段構成
としている場合でみて、第１２図で前述したように、（
１−Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換器に
伴う周波数依存性を有する誤差にもとずく誤差を無視し
得る値でしか伴なっていないアナログ信号を出力させる
ことができる。 それにもとずく誤差を伴わないアナログ信号を出力させ
ることができる。 さらに、本願用９−１０１目の発明によるＤ／Ａ変換器
によれば、本願第１番目の発明によるＤ／Ａ変換器の場
合と同様に、デジタル信号源から出力されるデジタル信
号を八とし、またデジタル遅延回路の伝達関数を２関ａ
ぐｚ −１とし、さらに局部量子化器の量子化雑音をＱ
とするとき、デジタル積分器（本願第１０１目の発明に
よるＤ／Ａ変換器の場合、第１及び第２のデジタル積分
器の双方）を１段構成としている場合でみて、局部量子
化器から出力されるデジタル信号が、本願第１番目の発
明によるＤ／Ａ変換器の場合と同様に、（１−）１ｅ）
Ａ＋ （１−Ｚ”）Ｑで表されるので、（１＋Ｈｅ）の
伝達関数を有するＤ／Ａ変換回路から出力されるアナロ
グ信号は、本願第７番目の発明によるＤ／Ａ変換器の場
合と同様に、（１−Ｈｅ２）Ａ＋ （１−Ｈｅ）（１−
Ｚ”）Ｑで表される。 このため、本願Ｍ９−１０番目の発明によるＤ／Ａ変換
器によれば、Ｄ／Ａ変換回路から、本願第７番目の発明
によるＤ／Ａ変換器の場合と同様に、Ｄ／Ａ変換器に周
波数依存性を有するＦ差を伴うとしても、その誤差の伝
達関数が１より十分小さい限り、デジタル積分器（本願
第１０番目の発明によるＤ／Ａ変換器の場合、第１及び
第２のデジタル積分器の双方）を１段構成とじＣいる場
合でみて、第１２図′Ｃ″前述したように、（１−Ｚ”
）Ｑが小さな値を有するので、Ｄ／Ａ変換器に伴う周波
数依存性を有する誤差にもとず＜ Ｌｌ’ｊ差を無視し
１ｑる値ぐしか伴なっていないアナログ信号を出力させ
ることがて・きる。 【実施例１】 次に、第１図を伴って本願第１番目の発明によるＤ／Ａ
変換器の実施例を）ホベよう。 第１図において、第１２図どの対応部分には同一符号を
付す。 第１図に示す本願第１番目の発明によるＤ／Ａ変＠器は
、第１２図で前述した従来のＤ／Ａ変換器の場合と同様
の、次に述べる構成を右りる。 すなわち、Ｎピッ］・（ただし、ＮはＫよりも大きな整
数）のデジタル信号へを出力するデジタル信号源１を有
する。 また、イのデジタル信号源１からのデジタル信＠へと、
後述するデジタル遅延回路４からのデジタル信号Ｅとを
入力し、それらの差のデジタル信号Ｂを出力するデジタ
ル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号Ｂ
を入力し、そのデジタル信号Ｂを積分した積分出力をデ
ジタル信号Ｃとして出力するデジタル積分器３を有する
。 また、そのデジタル積分器３からのデジタル信号Ｃを入
力し、デジタル信号源１からのデジタル信号Ａのビット
数Ｎに比し少ないピット数Ｋを有するデジタル信号りを
出力する局部ｍ予電器４を有する。 さらに、局部ｍ予電器４からのデジタル信号りを入力し
、そのデジタル信号りに１０／Δ変換動作周期だけ遅延
を与え、デジタル信号りが１Ｄ／Ａ変換動作周期だ１ノ
遅延しているデジタル信号Ｅを出力させるデジタル遅延
回路５を有する。 しかしながら、本願第１番目の発明によるＤ／Ａ変換器
の場合、上述した局部母子化器４／Ｊｌらのデジダル信
号りと、次に述べる論理回路９からのデジタル信号Ｉと
を入力し、それらの差のデジタル信号Ｊを出力する他の
デジタル減算回路８を有する。 また、そのデジタル減算回路８からのデジタル信号Ｊを
入力し、そのデジタル信号Ｊをアナログ信号Ｆ１．：変
換し、そして、そのアナログ信号Ｆを出力端子７に出力
するＤ／へ変換回路６を有する。 さらに、デジタル減算回路８からのデジタル信号Ｊを入
力し、且つＤ／Ａ変換回路６に余儀なく伴う周波数依存
性を有する誤差の伝達ｆ３［１数を第１２図で前述した
従来のＤ／Ａ変換器の場合と同様にＨｅで表し、それに
応じてＤ／Ａ変換回路６の伝達関数を（１＋ｆ−１ｅ）
で表すとき、Ｈｅで表される伝達関数をもする論理回路
９を有する。 以上が、本願第１番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路６が、局部吊子化器４からのデジ
タル信号りを入力している第１２図で前述した従来のＤ
／Ａ変換器の場合に代え、Ｄ／Ａ変換回路６が、局部」
予電器４からの第１２図で前述した従来のＤ／Ａ変換器
の場合と同様に得られるデジタル信＠Ｄと論理回路９か
らのデジタル信号Ｉとを入力しているデジタル減算回路
８からのデジタル信号Ｊを入力していることを除いて、
第１２図で上述した従来のＤ／Ａ変換器の場合と同様の
構成を有する。 このため、詳細説明は省略するが、局部量子化器４から
出力されるデジタル信号りが、上述したように、デジタ
ル積分器３を１段構成としている場合で・みて、第１２
図（・前述した従来のＤ／Ａ変換器の場合の前述した（
６）式と同様の、 Ｄ＝Ａ＋ （１−Ｚ”）Ｑ ・・・・・・・・・（１
０）で表される。 また、論理回路９から出力されるデジタル信号Ｉが、 １＝Ｊ・ｌ−１ｅ ・・・・・・・・・・・・・・
・・・・・・・（１１）で表される。 さらに、 デジタル減算回路８から出力されるデジタル信号Ｊが、 Ｊ＝Ｄ−１ −（Ａ＋ （１−Ｚ−１） Ｑ−Ｊ ・Ｈｅ・・・・・
・・・・・・・・・・・・・（１２）で表され、従って
１ 、ノ ＝ 〔△ 十 （１−Ｚ” １）Ｑ）／（１＋Ｈ
ｅ ）・・・・・・・・・・・・・・・・・・（１３）
ぐ表される。 従って、デジタル減口回路８からのデジタル信号Ｊを入
力し且つ（１＋ Ｈｅ ）の伝達関数を有するＤ／Ａ変
換回路６から出力されるアナ［」グ信＠Ｆが、第１２図
で前述した従来のＤ／Ａ変換器の場合において、Ｄ／Ａ
変換回路６から、それに誤差を伴わない場合に得られる
前述した（７）式で表されるアナログ信号Ｆと同様に、
Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） で表される。 以上のことから、第１図に示す本発明によるＤ／Ａ変換
器によれば、Ｄ／Ａ変換回路６から、それに周波数依存
性を何する誤差を右しでいでも、それにもどずく誤差を
伴わないアナログ信ｚ Ｆを出力させることがひきる。
タル信号源から出力されるデジタル信号をＡとし、また
デジタル遅延回路の伝達関数を７関数でｚ −１とし、
さらに局部吊子化器の吊子化雑音をＱとするとき、デジ
タル積分器を１段構成としている場合でみて、第２のデ
ジタル減算回路から出力されるデジタル信号が、（△＋
（１−Ｚ”）Ｑ）／ （１十Ｆ＋８）で表されるので、
（１＋ Ｈｅ ）の伝達関数を有ツるＤ／Ａ変挽回路か
ら出力されるアナログ信号が、【Δ＋（１−Ｚ”）Ｑ）
で表される。 このため、本願第１番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤・差を伴うとしても、それにもとずく誤差を伴なっ
ていないアナログ信号を出力さゼることができる。 また、本願用２−４番目の発明によるＤ／へ変換器によ
れば、本願第１番目の発明によるＤ／Ａ変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部ｍ子化器の間予化雑音をＱとする
とき、デジタル積分器（本願第４番目の発明によるＤ／
Ａ変換器の場合、第１及び第２のデジタル積分器の双ｈ
）を１段構成としている場合でみて、局部吊子化器から
出力されるデジタル信号が、（Ａ＋ （１−Ｚ”１）Ｑ
）／ （１＋ｌ−１ｅ）で表されるので、（１＋Ｈｅ）
の伝達関数を有するＤ／Ａ変換回路から出力されるアナ
ログ信号が、本願第１？ｒＦ目の発明によるＤ／Ａ変換
器の場合と同様に、（Ａ＋ （１−Ｚ’）Ｑ）で表され
る。 このため、本願用２−４番目の発明によるＤ／Ａ変換器
によれば、Ｄ／Ａ変換回路から、本願第１番目の発明に
よるＤ／Ａｌｌ！Ｓの場合と同様に、それに周波数依存
性を有する誤差を伴うとしても、それにもとずく誤差を
１′ねないアナログ信号を出力させることができる。 さらに、本願第５番［１の発明によるＤ／Ａ変換器によ
れば、本願第１番目の発明によるＤ／Ａ変換器の場合と
同様に、デジタル信号源から出力されるデジタル信号を
△とし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部Ｂ子化器のω蒸化雑音をＱとする
とき、デジタル積分器を１段構成としている場合でみて
、第２のデジタル減算回路から出力されるデシタ／Ｌ／
（Ｎ 号ｆｆｉ、（Ａ＋ （１−Ｚ−’）Ｑ）（１＋
Ｈｅ）で表されるので、（１＋Ｈｅ）の伝達関数を有す
るＤ／Ａ変換回路から出力されるアナログ信号が、（１
−Ｈ８２）（△＋（１−Ｚ”）Ｑ）で表される。 このため、本願第５番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る。１５を差を伴うとしても、その誤差の伝達関数１−
１８が１よりも十分小さい限り、その誤差にもとすく誤
差を無視し得る値でしか伴なっていないアナログ信号を
出力させることができる。 また、本願第６？３目の発明によるＤ／Ａ変換器によれ
ば、本願第１番目の発明によるＤ／Ａ変換器の場合と同
様に、デジタル信号源から出ノｊされるデジタル信号を
Ａとし、またデジタル遅延回路の伝達関数を７関数で７
−１とし、さらに局部ｍ子化器の吊子化雑音をＱとする
とき、デジタル積分器を１段構成としている場合でみて
、局部ｍ子化鼎から出力されるデジタル信号が、△／
（１＋Ｈｅ） ＋（１−Ｚ”）ＱＦ表されるので、（１
＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路から出力さ
れるアナログ信号が、（Ａ＋ （１＋Ｈｅ）（１−Ｚ”
）Ｑ）で表される。 このため、本願第６番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤差を伴うとしても、デジタル積分器を１段構成とし
ている場合でみて、第１２図で前述したように、（１−
Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換器に伴う
周波数依存性を有する誤差にもとず＜ ｒｅｌ差を無視
し得る値でしか伴なっていないアナログ信号を出力させ
ることができる。 さらに、本願第７番目の発明によるＤ／Ａ変換器によれ
ば、本願第１番目の発明によるＤ／Ａ変換器の場合ど同
様に、デジタル信号源から出力されるデジタル信号をΔ
とし、またデジタル減算回路の伝達関数を７関数でｚｌ
とし、さらに局部量子化器のＭ蒸化雑音をＱとするとき
、デジタル積分器を１段構成としている場合でみで、局
部量子化器から出ツノされるデジタル信号が、（１−Ｈ
ｅ）Ａ＋ （１−Ｚ−１）Ｑで表されるので、（１＋）
ｌｅ）の伝達関数を有するＤ／Ａ変換回路から出力され
るアナログ信号が、（１−１−１ｅ ）Ａ＋（１
−Ｈｅ） （１−Ｚ−’）Ｑｒ表される。 このため、本願第７番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、それに周波数依存性を有す
る誤差を伴うとしても、その誤差の伝達関数が１より十
分小さい限り、デジタル積分器を１段構成としている場
合でみで、第１２図で前述したように、（１−Ｚ”）Ｑ
が小さな値を有するので、Ｄ／Ａ変換回路に伴う周波数
依存性を有する誤差にもとずく誤差を無祝し得る（ムで
しか伴なっていないアナログ信号を出力させることがで
きる。 また、本願第８番目の発明によるＤ／Ａ変換器によれば
、本願第１番目の発明によるＤ／Ａ変換器の場合と同様
に、デジタル信号源から出力されるデジタル信号をＡと
し、またデジタル遅延回路の伝達関数を７関数で７−１
とし、さらに局部量子化器のｍ予電雑音をＱとするとき
、デジタル積分器を１段構成としている場合でみて、第
２のデジタル減算回路から出力されるデジタル信号が、
本願第７番目の発明によるＤ／Ａ変換器の場合と同様に
、（１−Ｉ−１ｅ）Ａ＋（１−Ｚ−１）Ｑで表されるの
で、（１＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路か
ら出力されるアナログ信号は、本願第７番目の発明によ
るＤ／Ａ変換器の場合と同様に、＜１−Ｈｅ２）Δ＋（
１−Ｈｅ）（１−Ｚ−１）Ｑで表される。 このため、本願第８番目の発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路から、本願第７番目の発明による
Ｄ／Ａ変換器の場合と同様に、Ｄ／Ａ′＆換器に周波数
依存性を有する誤差を伴うとしても、その誤差の伝達関
数が１より十分小さい限り、デジタル積分器を１段構成
としている場合でみて、第１２図で前述したように、（
１−Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換器に
伴う周波数依存性を有する誤差にもとずく誤差を無視し
得る値でしか伴なっていないアナログ信号を出力させる
ことができる。 それにもとずく誤差を伴わないアナログ信号を出力させ
ることができる。 さらに、本願用９−１０１目の発明によるＤ／Ａ変換器
によれば、本願第１番目の発明によるＤ／Ａ変換器の場
合と同様に、デジタル信号源から出力されるデジタル信
号を八とし、またデジタル遅延回路の伝達関数を２関ａ
ぐｚ −１とし、さらに局部量子化器の量子化雑音をＱ
とするとき、デジタル積分器（本願第１０１目の発明に
よるＤ／Ａ変換器の場合、第１及び第２のデジタル積分
器の双方）を１段構成としている場合でみて、局部量子
化器から出力されるデジタル信号が、本願第１番目の発
明によるＤ／Ａ変換器の場合と同様に、（１−）１ｅ）
Ａ＋ （１−Ｚ”）Ｑで表されるので、（１＋Ｈｅ）の
伝達関数を有するＤ／Ａ変換回路から出力されるアナロ
グ信号は、本願第７番目の発明によるＤ／Ａ変換器の場
合と同様に、（１−Ｈｅ２）Ａ＋ （１−Ｈｅ）（１−
Ｚ”）Ｑで表される。 このため、本願Ｍ９−１０番目の発明によるＤ／Ａ変換
器によれば、Ｄ／Ａ変換回路から、本願第７番目の発明
によるＤ／Ａ変換器の場合と同様に、Ｄ／Ａ変換器に周
波数依存性を有するＦ差を伴うとしても、その誤差の伝
達関数が１より十分小さい限り、デジタル積分器（本願
第１０番目の発明によるＤ／Ａ変換器の場合、第１及び
第２のデジタル積分器の双方）を１段構成とじＣいる場
合でみて、第１２図′Ｃ″前述したように、（１−Ｚ”
）Ｑが小さな値を有するので、Ｄ／Ａ変換器に伴う周波
数依存性を有する誤差にもとず＜ Ｌｌ’ｊ差を無視し
１ｑる値ぐしか伴なっていないアナログ信号を出力させ
ることがて・きる。 【実施例１】 次に、第１図を伴って本願第１番目の発明によるＤ／Ａ
変換器の実施例を）ホベよう。 第１図において、第１２図どの対応部分には同一符号を
付す。 第１図に示す本願第１番目の発明によるＤ／Ａ変＠器は
、第１２図で前述した従来のＤ／Ａ変換器の場合と同様
の、次に述べる構成を右りる。 すなわち、Ｎピッ］・（ただし、ＮはＫよりも大きな整
数）のデジタル信号へを出力するデジタル信号源１を有
する。 また、イのデジタル信号源１からのデジタル信＠へと、
後述するデジタル遅延回路４からのデジタル信号Ｅとを
入力し、それらの差のデジタル信号Ｂを出力するデジタ
ル減算回路２を有する。 さらに、そのデジタル減算回路２からのデジタル信号Ｂ
を入力し、そのデジタル信号Ｂを積分した積分出力をデ
ジタル信号Ｃとして出力するデジタル積分器３を有する
。 また、そのデジタル積分器３からのデジタル信号Ｃを入
力し、デジタル信号源１からのデジタル信号Ａのビット
数Ｎに比し少ないピット数Ｋを有するデジタル信号りを
出力する局部ｍ予電器４を有する。 さらに、局部ｍ予電器４からのデジタル信号りを入力し
、そのデジタル信号りに１０／Δ変換動作周期だけ遅延
を与え、デジタル信号りが１Ｄ／Ａ変換動作周期だ１ノ
遅延しているデジタル信号Ｅを出力させるデジタル遅延
回路５を有する。 しかしながら、本願第１番目の発明によるＤ／Ａ変換器
の場合、上述した局部母子化器４／Ｊｌらのデジダル信
号りと、次に述べる論理回路９からのデジタル信号Ｉと
を入力し、それらの差のデジタル信号Ｊを出力する他の
デジタル減算回路８を有する。 また、そのデジタル減算回路８からのデジタル信号Ｊを
入力し、そのデジタル信号Ｊをアナログ信号Ｆ１．：変
換し、そして、そのアナログ信号Ｆを出力端子７に出力
するＤ／へ変換回路６を有する。 さらに、デジタル減算回路８からのデジタル信号Ｊを入
力し、且つＤ／Ａ変換回路６に余儀なく伴う周波数依存
性を有する誤差の伝達ｆ３［１数を第１２図で前述した
従来のＤ／Ａ変換器の場合と同様にＨｅで表し、それに
応じてＤ／Ａ変換回路６の伝達関数を（１＋ｆ−１ｅ）
で表すとき、Ｈｅで表される伝達関数をもする論理回路
９を有する。 以上が、本願第１番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、Ｄ／Ａ変換回路６が、局部吊子化器４からのデジ
タル信号りを入力している第１２図で前述した従来のＤ
／Ａ変換器の場合に代え、Ｄ／Ａ変換回路６が、局部」
予電器４からの第１２図で前述した従来のＤ／Ａ変換器
の場合と同様に得られるデジタル信＠Ｄと論理回路９か
らのデジタル信号Ｉとを入力しているデジタル減算回路
８からのデジタル信号Ｊを入力していることを除いて、
第１２図で上述した従来のＤ／Ａ変換器の場合と同様の
構成を有する。 このため、詳細説明は省略するが、局部量子化器４から
出力されるデジタル信号りが、上述したように、デジタ
ル積分器３を１段構成としている場合で・みて、第１２
図（・前述した従来のＤ／Ａ変換器の場合の前述した（
６）式と同様の、 Ｄ＝Ａ＋ （１−Ｚ”）Ｑ ・・・・・・・・・（１
０）で表される。 また、論理回路９から出力されるデジタル信号Ｉが、 １＝Ｊ・ｌ−１ｅ ・・・・・・・・・・・・・・
・・・・・・・（１１）で表される。 さらに、 デジタル減算回路８から出力されるデジタル信号Ｊが、 Ｊ＝Ｄ−１ −（Ａ＋ （１−Ｚ−１） Ｑ−Ｊ ・Ｈｅ・・・・・
・・・・・・・・・・・・・（１２）で表され、従って
１ 、ノ ＝ 〔△ 十 （１−Ｚ” １）Ｑ）／（１＋Ｈ
ｅ ）・・・・・・・・・・・・・・・・・・（１３）
ぐ表される。 従って、デジタル減口回路８からのデジタル信号Ｊを入
力し且つ（１＋ Ｈｅ ）の伝達関数を有するＤ／Ａ変
換回路６から出力されるアナ［」グ信＠Ｆが、第１２図
で前述した従来のＤ／Ａ変換器の場合において、Ｄ／Ａ
変換回路６から、それに誤差を伴わない場合に得られる
前述した（７）式で表されるアナログ信号Ｆと同様に、
Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） で表される。 以上のことから、第１図に示す本発明によるＤ／Ａ変換
器によれば、Ｄ／Ａ変換回路６から、それに周波数依存
性を何する誤差を右しでいでも、それにもどずく誤差を
伴わないアナログ信ｚ Ｆを出力させることがひきる。
【実施例２】
次に、第２図を伴って本願第２番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略りる。 第２図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換；Ｓ
と同様の構成を有する。 すなわち、デジタル減口回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを人力し、なおさらに
、Ｄ／へ変換回路６がデジタル減算回路８からのデジタ
ル信号Ｊを入力している構成を第１図ぐ上ｊホした本発
明によるＤ／Ａ９：換器が有しているのに代え、デジタ
ル減の回路８がデジタル信号源１からのデジタル信号Ａ
と論理回路９からのデジタル信号■とを入力し、また、
デジタル減算回路２がデジタル減口回路８からのデジタ
ル信号Ｊとデジタル遅延回路５からのデジタル信号Ｅと
を入ルし、さらに、論理回路９（第１図で上述した本発
明によるＤ／Ａ変換器の場合と同様に伝達関数Ｈｅを有
する）が局部量子化器４からのデジタル信号りを入力し
、なおさらに、Ｄ／Ａ変換回路６が局部量子化器４から
のデジタル信号りを入力している構成を有する。 以上が、本願第２番目の発明によるＤ／Ａ変換器の実施
例の構成Ｃある。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル信号Ｄが、デジタル積分器３を１段構成としている場
合でみて、 Ｄ＝ （Ａ＋ （１−７”）Ｑ）／ （１千 ト１（３＞ ・・・ ・・・ ・・・ ・・
・ ・・・ ・・・ （１５）で表される。 従って、局部量子化器４からのデジタル信号りを入力し
且つ（１−＋−）−Ｉ ｅ ）の伝達関数を有するＤ／
Ａ変換回路６から出力されるアナログ信号Ｆが、第１図
で上述した本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） ・・・・・・・・・・・・・・・・・・（１６）で表さ
れる。 以上のことから、第２図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変換回路６から、それに周波
数依存性を有する誤差を有していても、それにもとずく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
変換器の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略りる。 第２図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換；Ｓ
と同様の構成を有する。 すなわち、デジタル減口回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを人力し、なおさらに
、Ｄ／へ変換回路６がデジタル減算回路８からのデジタ
ル信号Ｊを入力している構成を第１図ぐ上ｊホした本発
明によるＤ／Ａ９：換器が有しているのに代え、デジタ
ル減の回路８がデジタル信号源１からのデジタル信号Ａ
と論理回路９からのデジタル信号■とを入力し、また、
デジタル減算回路２がデジタル減口回路８からのデジタ
ル信号Ｊとデジタル遅延回路５からのデジタル信号Ｅと
を入ルし、さらに、論理回路９（第１図で上述した本発
明によるＤ／Ａ変換器の場合と同様に伝達関数Ｈｅを有
する）が局部量子化器４からのデジタル信号りを入力し
、なおさらに、Ｄ／Ａ変換回路６が局部量子化器４から
のデジタル信号りを入力している構成を有する。 以上が、本願第２番目の発明によるＤ／Ａ変換器の実施
例の構成Ｃある。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル信号Ｄが、デジタル積分器３を１段構成としている場
合でみて、 Ｄ＝ （Ａ＋ （１−７”）Ｑ）／ （１千 ト１（３＞ ・・・ ・・・ ・・・ ・・
・ ・・・ ・・・ （１５）で表される。 従って、局部量子化器４からのデジタル信号りを入力し
且つ（１−＋−）−Ｉ ｅ ）の伝達関数を有するＤ／
Ａ変換回路６から出力されるアナログ信号Ｆが、第１図
で上述した本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） ・・・・・・・・・・・・・・・・・・（１６）で表さ
れる。 以上のことから、第２図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変換回路６から、それに周波
数依存性を有する誤差を有していても、それにもとずく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
【実施例３】
次に、第３図を伴って本願第３番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
して詳ｌＩｌ説明を省略する。 第３図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわら、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのｒジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信Ｑ Ｊを入力し、なおさら
に、Ｄ／Ａ変換回路６がデジタル減算回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明によるＤ／Ａ変換器が右しているのに代え、デジタル
減算回路８が省略され、これに応じてデジタル遅延回路
５からのデジタル信号Ｅと論理回路９からのデジタル信
号■とを入力し、それらの加ｎされたデジタル信号Ｋを
出力するデジタル加ｎ回路１０を右し、そして、デジタ
ル減算回路２がデジタル信号源１からのデジタル信号Δ
とデジタル加は回路１０からのデジタル信号にとを入力
し、また、論理回路９（第１図で上述した本発明による
Ｄ ｙ”Δ変換器の場合と同様に伝達関数ｌ−１ｅをイ
１する）が局部Ｒ予電器４からのデジタル信号りを入力
し、さらに、Ｄ／Ａ変換回路６が局部量子化器４からの
デジタル信号りを入力しＣいる構成を有する。 以上が、本願第３番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としている場
合ぐみて、第２図で上述した本発明によるＤ／Ａ変換器
の場合と同様に、 Ｄ＝ （Ａ＋ （１−Ｚ−１）Ｑ）／ （１＋Ｈｅ）・
・・・・・・・・・・・・・・（１７）で表される。 従って、局部ω予電器４からのデジタル信号りを入力し
且つ（１＋Ｈｅ）の伝達関数を有するＤ／Δ変換回路６
から出力されるアナログ信号Ｆが、第１図で上述した本
発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） ・・・・・・・・・・・・・・・・・・・・・・・・
（１８）で表される。 以上のことから、第３図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変換回路６から、それに周波
数依存性を有する誤差を有していても、それにもとずく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
変換器の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
して詳ｌＩｌ説明を省略する。 第３図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわら、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのｒジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信Ｑ Ｊを入力し、なおさら
に、Ｄ／Ａ変換回路６がデジタル減算回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明によるＤ／Ａ変換器が右しているのに代え、デジタル
減算回路８が省略され、これに応じてデジタル遅延回路
５からのデジタル信号Ｅと論理回路９からのデジタル信
号■とを入力し、それらの加ｎされたデジタル信号Ｋを
出力するデジタル加ｎ回路１０を右し、そして、デジタ
ル減算回路２がデジタル信号源１からのデジタル信号Δ
とデジタル加は回路１０からのデジタル信号にとを入力
し、また、論理回路９（第１図で上述した本発明による
Ｄ ｙ”Δ変換器の場合と同様に伝達関数ｌ−１ｅをイ
１する）が局部Ｒ予電器４からのデジタル信号りを入力
し、さらに、Ｄ／Ａ変換回路６が局部量子化器４からの
デジタル信号りを入力しＣいる構成を有する。 以上が、本願第３番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としている場
合ぐみて、第２図で上述した本発明によるＤ／Ａ変換器
の場合と同様に、 Ｄ＝ （Ａ＋ （１−Ｚ−１）Ｑ）／ （１＋Ｈｅ）・
・・・・・・・・・・・・・・（１７）で表される。 従って、局部ω予電器４からのデジタル信号りを入力し
且つ（１＋Ｈｅ）の伝達関数を有するＤ／Δ変換回路６
から出力されるアナログ信号Ｆが、第１図で上述した本
発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （Ａ＋ （１−Ｚ”）Ｑ） ・・・・・・・・・・・・・・・・・・・・・・・・
（１８）で表される。 以上のことから、第３図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変換回路６から、それに周波
数依存性を有する誤差を有していても、それにもとずく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
【実施例４】
次に、第４図を伴って本願第４番目の発明によるＤ ／
Ａ ＊換器の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を付
して詳細説明を省略づ−る。 第４図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 ずなわら、局１ｆｆｉｆ化７ｊ４がデジタル積分器３か
らのデジタル信号Ｃを入力し、また、デジタル減ｑ回路
８が局部ｍ予電器４からのデジタル信号りと論理回路９
からのデジタル信号Ｉとを人力し、さらに、論理回路９
がデジタル減算回路８からのデジタル信号Ｊを入力し、
なおさらに、Ｄ／Ａ変換回路６がデジタル＠痺回路８か
らのデジタル信号Ｊを入力している構成を第１図で上述
した本発明によるＤ／Ａ変換器が有しているのに代え、
論理回路９からのデジタル信号Ｉを入力し、その積分出
力をデジタル信号りとして出力する他のデジタル積分器
１１を有し、そして、デジタル減算回路８がデジタル積
分器３からのデジタル信号Ｃとデジタル積分器１１から
のデジタル化ＱＬとを入力し、また、局部吊子化器４が
デジタル減算回路８からのデジタル信号Ｊを入力し、さ
らに、論理回路９（第１図ぐ上）ホした本発明によるＤ
／Ａ変換器の場合と同様に伝達関数Ｈｅを有する）が局
部ω予電器４からのデジタル信号りを入力し、＜１おき
らに、Ｄ、／Ａ変換回路６が局部３子化器４からのデジ
タル信号りを入力している構成を有する。 以上が、本願第４ｆｆｌ目の発明によるＤ／Ａ変換器の
実施例の構成ぐある。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いＣ１第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を′４４するので、詳
細説明は省略するが、局部ｍ予電器４から出力されるデ
ジタル信号りが、デジタル積分器３を１段構成としでい
る場合でみて、第２図及び第３図で上述した本発明によ
るＤ／Ａ変換器の場合と同様に、 Ｄ−（Ａ（−（１−Ｚ−１）Ｑ）（１＋Ｈｅ）・・・・
・・・・・・・・・・・・・・・・・・・・・・・（１
９）で表される。 従って、局部母子化器４からのデジタル信号りを入ノ〕
し且つ（１＋ｔｌｅ）の伝達関数を右りるＤ／Ａ変換回
路６から出力されるアナログ信号Ｆが、第１図で上述し
た本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝（△＋（１−Ｚ−１）Ｑ） ・・・・・・・・・・・・・・・・・・ （２０）で表
される。 以上のことから、第４図に示づ本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変挽回路６から、それに周波
数依存性を有する誤差を有していても、それにもとすく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
Ａ ＊換器の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を付
して詳細説明を省略づ−る。 第４図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 ずなわら、局１ｆｆｉｆ化７ｊ４がデジタル積分器３か
らのデジタル信号Ｃを入力し、また、デジタル減ｑ回路
８が局部ｍ予電器４からのデジタル信号りと論理回路９
からのデジタル信号Ｉとを人力し、さらに、論理回路９
がデジタル減算回路８からのデジタル信号Ｊを入力し、
なおさらに、Ｄ／Ａ変換回路６がデジタル＠痺回路８か
らのデジタル信号Ｊを入力している構成を第１図で上述
した本発明によるＤ／Ａ変換器が有しているのに代え、
論理回路９からのデジタル信号Ｉを入力し、その積分出
力をデジタル信号りとして出力する他のデジタル積分器
１１を有し、そして、デジタル減算回路８がデジタル積
分器３からのデジタル信号Ｃとデジタル積分器１１から
のデジタル化ＱＬとを入力し、また、局部吊子化器４が
デジタル減算回路８からのデジタル信号Ｊを入力し、さ
らに、論理回路９（第１図ぐ上）ホした本発明によるＤ
／Ａ変換器の場合と同様に伝達関数Ｈｅを有する）が局
部ω予電器４からのデジタル信号りを入力し、＜１おき
らに、Ｄ、／Ａ変換回路６が局部３子化器４からのデジ
タル信号りを入力している構成を有する。 以上が、本願第４ｆｆｌ目の発明によるＤ／Ａ変換器の
実施例の構成ぐある。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いＣ１第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を′４４するので、詳
細説明は省略するが、局部ｍ予電器４から出力されるデ
ジタル信号りが、デジタル積分器３を１段構成としでい
る場合でみて、第２図及び第３図で上述した本発明によ
るＤ／Ａ変換器の場合と同様に、 Ｄ−（Ａ（−（１−Ｚ−１）Ｑ）（１＋Ｈｅ）・・・・
・・・・・・・・・・・・・・・・・・・・・・・（１
９）で表される。 従って、局部母子化器４からのデジタル信号りを入ノ〕
し且つ（１＋ｔｌｅ）の伝達関数を右りるＤ／Ａ変換回
路６から出力されるアナログ信号Ｆが、第１図で上述し
た本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝（△＋（１−Ｚ−１）Ｑ） ・・・・・・・・・・・・・・・・・・ （２０）で表
される。 以上のことから、第４図に示づ本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Ａ変挽回路６から、それに周波
数依存性を有する誤差を有していても、それにもとすく
誤差を伴わないアナログ信号Ｆを出力させることができ
る。
【実施例５Ｊ
次に、第５図を伴つＣ本願第５番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第５図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわち、論理回路９がデジタル減免回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明によるＤ／Ａ変換器が有しているのに代え、論理回路
９（第１図で上ｊホした本発明によるＤ／Ａ変換器の場
合と同様に伝達関数Ｈｅを有する）が局部３子化器４か
らのデジタル信号りを入力している構成を有する。 以上が、本願第５番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成をｈするので、詳Ｉ８
説明は省略するが、デジタル減算回路８から出力される
デジタル信号Ｊが、デジタル積分器３を１段構成としで
いる場合でみて、 Ｊ＝［Ａ＋（１−Ｚ−１）Ｑ） （１＋ １
１ｅ）・・・・・・・・・・・・・・・・・・ （２１
）【・表される。 従って、デジタル減算回路８からのデジタル信号Ｊを入
力し且つ（１＋Ｈｅ）の伝達関数をイｉするり、′Ａ変
換回路６から出ツノされるアブログ１占号Ｆが、 Ｆ−（１−Ｈｅ２） （Ａ＋（１−Ｚ”）Ｑ）
・・・・・・・・・・・・・・・・・・・・・（２２
）０表される。 以上のことから、第５図に示す本発明によるＤ／Ａ変換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していても、その誤差の伝達関数１１
ｅが１よりも十分小さい限り、その誤差ににもとずく誤
差を無視しく９る値でしか伴っていないアナログ信号Ｆ
を出力させることができる。 【実施例６】 次に、第６図を伴って本願第６番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第６図にｄｊいて、第１図との対応部分には同−符号合
釘して詳ａ説明を省略する。 第６図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上；ホした本発明によるり、／Δ変換
器と同様の構成を有する。 すなわち、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのデジ
タル信号１とを入力し、ざらに、Ｄ／Ａ変換回路６がデ
ジタル減算回路８からのデジタル信号Ｊを入力している
構成を第１図で上述した本発明によるＤ／Ａ変換器が有
しているのに代え、デジタル減算回路８がデジタル信号
源１からのデジタル信号へと論理回路９からのデジタル
信号Ｉとを入力し、また、デジタル減算回路２がデジタ
ル減咋回路８からのデジタル化＠Ｊとデジタル遅延回路
５からのデジタル化＠Ｅとを入力し、さらに、Ｄ／Ａ変
換回路６が局部ｎ予電各４からのデジタル信号りを入力
している構成を有する。 以上が、本願第６番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するのぐ、詳細説
明は省略するが、局部吊子化器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としＣいる場
合でみて、 Ｄ＝Ａ／ （１＋Ｈｅ）＋ （１−Ｚ”）Ｑ・・・・・
・・・・・・・・・・ （２３）０表される。 従って、局部ｍ予電器４からのデジタル信号りを入力し
且つ（ｉ＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路６
から出力されるアナログ信号Ｆが、 Ｆ−Ａ＋（１＋ｌ−１ｅ） （１−Ｚ−１）Ｑ・
・・・・・・・・・・・・・・ （２４）で表される。 以上のことから、第６図に示す本発明によるＤ／ＡＧ換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していでも、デジタル積分器を１段構
成としている場合ぐみて、第１２図で前述したように、
（１−７−１）Ｑが小さな値を有するので、Ｄ／Ａ変換
回路６に伴う周波数依存性を有する誤差にもどずく誤差
を無視し得る伯Ｃしか伴なっていないアナログ信号Ｆを
出力させることができる。
変換器の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第５図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわち、論理回路９がデジタル減免回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明によるＤ／Ａ変換器が有しているのに代え、論理回路
９（第１図で上ｊホした本発明によるＤ／Ａ変換器の場
合と同様に伝達関数Ｈｅを有する）が局部３子化器４か
らのデジタル信号りを入力している構成を有する。 以上が、本願第５番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成をｈするので、詳Ｉ８
説明は省略するが、デジタル減算回路８から出力される
デジタル信号Ｊが、デジタル積分器３を１段構成としで
いる場合でみて、 Ｊ＝［Ａ＋（１−Ｚ−１）Ｑ） （１＋ １
１ｅ）・・・・・・・・・・・・・・・・・・ （２１
）【・表される。 従って、デジタル減算回路８からのデジタル信号Ｊを入
力し且つ（１＋Ｈｅ）の伝達関数をイｉするり、′Ａ変
換回路６から出ツノされるアブログ１占号Ｆが、 Ｆ−（１−Ｈｅ２） （Ａ＋（１−Ｚ”）Ｑ）
・・・・・・・・・・・・・・・・・・・・・（２２
）０表される。 以上のことから、第５図に示す本発明によるＤ／Ａ変換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していても、その誤差の伝達関数１１
ｅが１よりも十分小さい限り、その誤差ににもとずく誤
差を無視しく９る値でしか伴っていないアナログ信号Ｆ
を出力させることができる。 【実施例６】 次に、第６図を伴って本願第６番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第６図にｄｊいて、第１図との対応部分には同−符号合
釘して詳ａ説明を省略する。 第６図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上；ホした本発明によるり、／Δ変換
器と同様の構成を有する。 すなわち、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部量
子化器４からのデジタル信号りと論理回路９からのデジ
タル信号１とを入力し、ざらに、Ｄ／Ａ変換回路６がデ
ジタル減算回路８からのデジタル信号Ｊを入力している
構成を第１図で上述した本発明によるＤ／Ａ変換器が有
しているのに代え、デジタル減算回路８がデジタル信号
源１からのデジタル信号へと論理回路９からのデジタル
信号Ｉとを入力し、また、デジタル減算回路２がデジタ
ル減咋回路８からのデジタル化＠Ｊとデジタル遅延回路
５からのデジタル化＠Ｅとを入力し、さらに、Ｄ／Ａ変
換回路６が局部ｎ予電各４からのデジタル信号りを入力
している構成を有する。 以上が、本願第６番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するのぐ、詳細説
明は省略するが、局部吊子化器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としＣいる場
合でみて、 Ｄ＝Ａ／ （１＋Ｈｅ）＋ （１−Ｚ”）Ｑ・・・・・
・・・・・・・・・・ （２３）０表される。 従って、局部ｍ予電器４からのデジタル信号りを入力し
且つ（ｉ＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回路６
から出力されるアナログ信号Ｆが、 Ｆ−Ａ＋（１＋ｌ−１ｅ） （１−Ｚ−１）Ｑ・
・・・・・・・・・・・・・・ （２４）で表される。 以上のことから、第６図に示す本発明によるＤ／ＡＧ換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していでも、デジタル積分器を１段構
成としている場合ぐみて、第１２図で前述したように、
（１−７−１）Ｑが小さな値を有するので、Ｄ／Ａ変換
回路６に伴う周波数依存性を有する誤差にもどずく誤差
を無視し得る伯Ｃしか伴なっていないアナログ信号Ｆを
出力させることができる。
【実施例７】
次に、第７図を伴って本願第７番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第７図において、第１図との対応部分には同一符号を付
しＣ詳細説明を省略する。 第７図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわち、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部ｍ
予電器４からのデジタル信号りと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
第１図（・上述した本発明によるＤ／″△変換器が右し
ているのに代え、デジタル減算回路８がデジタル信号源
１からのデジタル信号Ａと論理回路９からのデジタル信
号Ｉとを入力し、また、デジタル減算回路２がデジタル
減算回路８からのデジタル信号Ｊとデジタル遅延回路５
からのデジタル信号Ｅとを入力し、さらに、論理回路９
（第１図で上述した本発明によるＤ／Ａ変換器の場合と
同様に伝達関数１−１６を有する）がデジタル信号源１
からのデジタル信号△を入力し、なおさらに、Ｄ／Ａ変
換回路６が局部Ｆ予電各４からのデジタル信号りを入力
している構成を有する。 以上が、本願第７番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を右ケる本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上）ホした本発
明によるＤ／Ａ変換器と同様の構成を有するので、詳細
説明は省略するが、局部足了化器４から出力されるデジ
タル信号りが、デジタル積分器３を１段構成としている
場合Ｃみて、 Ｄ＝ （１−１−１ｅ） Ａ＋ （１−Ｚ−１） Ｑ・
・・・・・・・・・・・・・・（２５）で表される。 従って、局部ｍ予電器４からのデジタル信号りを入力し
且つ＜ １ ＋ Ｈｅ ）の伝達関数を有するＤ／Ａ変
換回路６から出力されるアナ「］グ倍信号が、 Ｆ＝ （１−Ｈｅ２）Ａ＋ （１−Ｈｅ）（１−Ｚ”）
Ｑ ・・・・・・・・・・・・・・・（２６）で表さ
れる。 以上のことから、第７図に示す本発明によるＤ／Ａ変換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していても、デジタル積分器３を１段
構成としている場合でみで、その誤差の伝達関数Ｈｅが
１より十分小さい限り、第１２図Ｃ上述したように（１
Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換回路６に
伴う周波数依存性を有する誤差にもとすく誤差を無視し
得る値でしか伴なっていないアナログ１５号Ｆを出力さ
せることができる。
変換器の実施例を述べよう。 第７図において、第１図との対応部分には同一符号を付
しＣ詳細説明を省略する。 第７図に示す本発明によるＤ／Ａ変換器は、次の事項を
除いて、第１図で上述した本発明によるＤ／Ａ変換器と
同様の構成を有する。 すなわち、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタル遅延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部ｍ
予電器４からのデジタル信号りと論理回路９からのデジ
タル信号Ｉとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
第１図（・上述した本発明によるＤ／″△変換器が右し
ているのに代え、デジタル減算回路８がデジタル信号源
１からのデジタル信号Ａと論理回路９からのデジタル信
号Ｉとを入力し、また、デジタル減算回路２がデジタル
減算回路８からのデジタル信号Ｊとデジタル遅延回路５
からのデジタル信号Ｅとを入力し、さらに、論理回路９
（第１図で上述した本発明によるＤ／Ａ変換器の場合と
同様に伝達関数１−１６を有する）がデジタル信号源１
からのデジタル信号△を入力し、なおさらに、Ｄ／Ａ変
換回路６が局部Ｆ予電各４からのデジタル信号りを入力
している構成を有する。 以上が、本願第７番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を右ケる本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上）ホした本発
明によるＤ／Ａ変換器と同様の構成を有するので、詳細
説明は省略するが、局部足了化器４から出力されるデジ
タル信号りが、デジタル積分器３を１段構成としている
場合Ｃみて、 Ｄ＝ （１−１−１ｅ） Ａ＋ （１−Ｚ−１） Ｑ・
・・・・・・・・・・・・・・（２５）で表される。 従って、局部ｍ予電器４からのデジタル信号りを入力し
且つ＜ １ ＋ Ｈｅ ）の伝達関数を有するＤ／Ａ変
換回路６から出力されるアナ「］グ倍信号が、 Ｆ＝ （１−Ｈｅ２）Ａ＋ （１−Ｈｅ）（１−Ｚ”）
Ｑ ・・・・・・・・・・・・・・・（２６）で表さ
れる。 以上のことから、第７図に示す本発明によるＤ／Ａ変換
器の場合、Ｄ／Ａ変換回路６から、それに周波数依存性
を有する誤差を有していても、デジタル積分器３を１段
構成としている場合でみで、その誤差の伝達関数Ｈｅが
１より十分小さい限り、第１２図Ｃ上述したように（１
Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ変換回路６に
伴う周波数依存性を有する誤差にもとすく誤差を無視し
得る値でしか伴なっていないアナログ１５号Ｆを出力さ
せることができる。
【実施例８】
次に、第８図を伴って本願第８番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第８図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第８図に示す本発明によるＤ／Ａ変！ｉ！器は、次の事
項を除いて、第１図ぐ上述した本発明によるＤ／Ａ変換
器と同様の構成を有する。 すなわち、論理回路９がデジタル減算回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明による０／Ａ変換器が有しているのに代え、論理回路
９（第１図で上述した本発明によるＤ／Ａ変換器の場合
と同様に伝達関数Ｈｅを有する）がデジタル信号源１か
らのデジタル信号Ａを入力している構成を有する。 以上が、本願第８番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このようｂ ｊＰＪ成を有する本発明によるＤ／Ａ変換
器によれば、上）ホした事項を除いて、第１図で、ト述
した本発明によるＤ／Ａ変換器と同様の構成を右ツるの
で、詳細説明は省略するが、デジタル減算回路８から出
力されるデジタル信号Ｊが、デジタル積分器３を１段構
成としている場合でみて、第７図で上述した本発明によ
るＤ／Ａ変換器の場合のデジタル信号りと同様に、Ｊ＝
（１−Ｈｌ Ａ ＋ （１−Ｚ−’）Ｑ・・・・
・・・・・・・・・・・（２７）で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを入
力し且つ（１＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回
路６から出力されるアナ上１グ信号Ｆが、第７図で上述
した本発明によるＤ／Ａ☆換器の場合と同様に、 Ｆ＝ （１−Ｈｅ ２ ） Ａ ＋ （１
−）−１８）（１−Ｚ”）Ｑ ・・・・・・・・・・
・・・・・（２８）ぐ表される。 以上のことから、第８図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上ｉ’１． した本発明によるＤ
／Ａ変換器の場合と同様に、Ｄ 、／ Ａ変換回路６か
ら、それに周波数依存性を有する誤差を有していても、
デジタル積分器３を１段構成としている場合ぐみて、そ
の誤差の伝達間ＷｉＨｅが１より十分小さい限り、第１
２図で上述したように（１−Ｚ−１）Ｑが小さな値を有
するので、Ｄ／Ａ変換回路６に伴う周波数依存性を有す
る誤差にもとずく誤差を無視し得る値でしか伴なってい
ないアナログ信号Ｆを出力させることができる。
変換器の実施例を述べよう。 第８図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第８図に示す本発明によるＤ／Ａ変！ｉ！器は、次の事
項を除いて、第１図ぐ上述した本発明によるＤ／Ａ変換
器と同様の構成を有する。 すなわち、論理回路９がデジタル減算回路８からのデジ
タル信号Ｊを入力している構成を第１図で上述した本発
明による０／Ａ変換器が有しているのに代え、論理回路
９（第１図で上述した本発明によるＤ／Ａ変換器の場合
と同様に伝達関数Ｈｅを有する）がデジタル信号源１か
らのデジタル信号Ａを入力している構成を有する。 以上が、本願第８番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このようｂ ｊＰＪ成を有する本発明によるＤ／Ａ変換
器によれば、上）ホした事項を除いて、第１図で、ト述
した本発明によるＤ／Ａ変換器と同様の構成を右ツるの
で、詳細説明は省略するが、デジタル減算回路８から出
力されるデジタル信号Ｊが、デジタル積分器３を１段構
成としている場合でみて、第７図で上述した本発明によ
るＤ／Ａ変換器の場合のデジタル信号りと同様に、Ｊ＝
（１−Ｈｌ Ａ ＋ （１−Ｚ−’）Ｑ・・・・
・・・・・・・・・・・（２７）で表される。 従って、デジタル減算回路８からのデジタル信号Ｊを入
力し且つ（１＋Ｈｅ）の伝達関数を有するＤ／Ａ変換回
路６から出力されるアナ上１グ信号Ｆが、第７図で上述
した本発明によるＤ／Ａ☆換器の場合と同様に、 Ｆ＝ （１−Ｈｅ ２ ） Ａ ＋ （１
−）−１８）（１−Ｚ”）Ｑ ・・・・・・・・・・
・・・・・（２８）ぐ表される。 以上のことから、第８図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上ｉ’１． した本発明によるＤ
／Ａ変換器の場合と同様に、Ｄ 、／ Ａ変換回路６か
ら、それに周波数依存性を有する誤差を有していても、
デジタル積分器３を１段構成としている場合ぐみて、そ
の誤差の伝達間ＷｉＨｅが１より十分小さい限り、第１
２図で上述したように（１−Ｚ−１）Ｑが小さな値を有
するので、Ｄ／Ａ変換回路６に伴う周波数依存性を有す
る誤差にもとずく誤差を無視し得る値でしか伴なってい
ないアナログ信号Ｆを出力させることができる。
【実施例９１
次に、第９図を伴って本願第９番目の発明によるＤ／Ａ
変換器の実施例を述べよう。 第９図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第９図に示４−本発明によるＤ／Ａ変換器は、次の事項
を除いて、第１図で上述した本発明によるＤ／Ａ変換器
と同様の構成を有する。 すなわら、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタルが延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部母
子電器４からのデジタル信号りと論理回路９からのデジ
タル信号ｌとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
第１図で上述した本発明によるＤ／Ａ変換器が有してい
るのに代え、デジタル減算回路８が省略され、これに応
じてデジタル遅延回路５からのデジタル信号Ｅと論理回
路９からのデジタル信号■とを入力し、それらの汀線さ
れたデジタル信号Ｋを出７Ｊ ｒｊるデジタル加Ｇ５回
路１０を有し、そして、デジタル減算回路２がデジタル
減算回路１０からのデジタル信号にとデジタル信号源１
からのデジタル信号へとを入力し、また、論理回路９（
第１図て・上述した本発明によるＤ／Ａ変換器の場合と
同様に伝達関数Ｈｅを有する）がデジタル信号源１から
のデジタル信号Ａを入力し、さらに、Ｄ／Ａ変換回路６
が局部間予化器４からのデジタル信号りを入力している
構成を有する。 以１が、本願第９番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を右する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部母子電器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としている場
合でみて、第７図で上述した本発明によるＤ／Ａ変換器
の場合と同様に、 Ｄ＝ （１−Ｈｅ）Ａ＋ （１−Ｚ”）Ｑ・・・・・・
・・・・・・・・・（２９）で表される。 従って、局部ｍ予電器４からの１ジクル信号りを入力し
且つ（１＋）（ｅ）の伝達関数を自するＤ／ＡｔＬＪ！
回路６から出力されるアナログ信号Ｆが、第７図ぐ上述
した本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （１”Ｈｅ２）Ａ＋ （１−）−１８）（１−Ｚ
”）Ｑ ・・・・・・・・・・・・・・・（３０）ぐ
表される。 以上のことから、第９図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Δ変換回路６から、それに周波
数依存性を有する誤差を有していても、デジタル積分器
３を１段構成としている場合でみて、その誤差の伝達関
数ＨＯが１より十分小さい限り、第１２図で上述したよ
うに（１−Ｚ−１）Ｑが小さな値を有するので、Ｄ／Ａ
変換回路６に伴う周波数依存性を有する誤差にもとずく
誤差を無祝し得る値でしか伴なっていないアナログ信号
Ｆを出力させることができる。 【実施例１０】 次に、第１０図を伴って本願第１０番目の発明によるＤ
／Ａ変換器の実施例を述べよう。 第１０図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第１０図に示す本発明によるＤ／Ａ変換器は、次の事項
を除いて、第１図で上述した本発明によるＤ／Ａ変換器
と同様の構成を有する。 すなわち、デジタル減惇回路８が局部は予電器４からの
デジタル信号りと論理回路９からのデジタル信号ｌとを
入力し、また、論理回路９がデジタル減算回路８からの
デジタル信号Ｊを入力し、さらに、局部量子化器４がデ
ジタル積分器３からのデジタル信号Ｃを入力している構
成を第１図で上述した本発明によるＤ／Ａ変換器が有し
ているのに代え、論理回路９からのデジタル信号Ｉを入
力し、そのデジタル信号Ｉの積分出力をデジタル信号に
として出力するデジタル積分器１１を有し、そして、デ
ジタル減昇回路８がデジタル積分器３１からのデジタル
化＠Ｃとデジタル積分器１１からのデジタル信号りとを
入力し、また、局部量子化器４がデジタル減免回路８か
らのデジタル信号Ｊを入力し、さらに、論理回路９（第
１図で上述した本発明によるＤ／Ａ変＄！器の場合と同
様に伝達関数Ｈｅを有する）がデジタル信号源１からの
−ｆデジタル信号を入力し、なおさらに、Ｄ／Δ変換回
路６が局部■蒸化＠４からのデジタル信号りを入力して
いる構成を有する。 以−Ｆが、本願第１０Ｗ１目の発明によるＤ／Ａ変換器
の実施例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル化ＤＤが、デジタル積分器３及び１１を１段構成とし
ている場合でみて、第７図で上述した本発明によるＤ／
Ａ変換器の場合と同様に、 Ｄ＝ （１−Ｈｅ）Ａ＋ （１−Ｚ−１）Ｑ・・・
・・・・・・・・・・・・ （３１）て・表される。 従って、局部量子化器４からのデジタル信号りを入力し
且つ（１＋Ｈｅ）の伝達関数を有するＤ／Ａ′５換回路
６から出力されるアブログ信号Ｆが、第７図ぐ上述した
本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （１−ｌ−１ｅ２）Ａ＋ （１＋Ｈｅ）（１−Ｚ
”）Ｑ ・・・・・・・・・・・・・・・（３２）で
表される。 以上のことから、第１０図に示ず本発明によるＤ／Ａ変
換器の場合も、第７図で上述した本発明によるＤ／Ａ＊
換器の場合と同様に、Ｄ／Ａ変挽回路６から、それに周
波数依存性を有する誤差を有していても、デジタル積分
器３を１段構成としている場合でみて、その誤差の伝達
関数Ｈｅが１より十分小さい限り、第１２図で上述した
ように（１−Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ
変換回路６に伴う周波数依存。 性を有する誤差にもとずく誤差を無視しくりる値でしか
伴なっていないアナＬ１グ信ＳＦを出力させることがで
きる。 なお、上述においては、本発明によるＤ／Ａ変換器の作
用効果を、デジタル積分器３（またはデジタル積分器３
及び１１）を１段構成としている場合（Ｄ／Ａ変換器が
、いわゆる１次シェービング形Ｄ／Ａ変換器である場合
）で主として説明したが、デジタル積分器３（またはデ
ジタル積分器３及び１１）を２段以上の多段構成どしで
いる場合でも１．ｌ：述したと同様の作用効果が得られ
ることは明らかである。 ただし、デジタル積分器３（またはデジタル積分器３及
び１１）を３段構成としている場合においては、詳細説
明は省略するが、第１図で上述した本発明によるＤ／Ａ
！］換器の構成を例としてみて、その局部量子化器４か
らのデジタル信号りが、 Ｄ＝Ａ＋ （１−Ｚ”） ３Ｑ・・・・・・（３３）で
表されるので、この場合において、Ｄ／Ａ変換回路６を
ＰＷＭ方式のＤ／Ａ変換回路構成としている場合、Ｄ／
Ａ変換回路６から出力されるアナログ信号Ｆが、この場
合のＤ／Ａ変換回路６に発生する２次高周波歪にもとす
く誤差を伴って得られることから、第１図〜第１０図で
上述した本発明によるＤ／Ａ変換器の各個において、そ
のデジタル積分器３またはデジタル積分器３及び１１の
双方を３段構成とし、またＤ／Ａ変換回路６をＰＷＭ方
式のＤ／Ａ変換回路構成としている場合、論理回路９の
前）ホした伝達関数ｆｌ ｅを、をは定数、ｐを論理回
路９への入力デジタル信号の値とするとき、 Ｈｅ＝ｔｘ−Ｄ （１−Ｚ−’）２で表される伝達
関数とすれば、この場合のＤ／Ａ変換回路６から、この
場合にＤ／Δ変換回路６に発生する２次高周波歪にもと
すく誤差をほとんど伴っていないアナログ信号Ｆを出力
させることができる。 なお、この場合の（３４）式で上述した伝達関数Ｈｅを
有する論理回路９としては、第１１図に示り゛ような、
入力端子２１に供給すｔＬ ルｒジタル信号を２つの入
力端子に入力し・その２乗されたデジタル信号を出力す
るデジタル乗算器２２と、そのデジタル乗算器２２から
のデジタル信号と入力端子２からの上述した定数αとを
入力し、それらの乗拝されたデジタル信号を出力する他
のデジタル乗算器２３と、そのデジタル乗算器２３から
出力されるデジタル信号を入力し、そのデジタル信号に
対しＵ１Ｄ／′Ａ変換動作周期だけ遅延しているデジタ
ル信号を出力するデジタル遅延回路２５と、デジタル乗
算器２３から出力されるデジタル信号とデジタル遅延回
路２５から出力されるデジタル信号とを入力し、それら
の差のデジタル信号を出力するデジタル減算回路２６と
、そのデジタル減算回路２６から出力されるデジタル信
号を入力し、そのデジタル信号に対しＵ １ Ｄ／Ａ変
換動作周期だけ遅延しているデジタル信号を出力するデ
ジタル遅延回路２７と、デジタル減算回路２６からのデ
ジタル信号とデジタル減算回路２７からのデジタル信号
とを入力し、それらの差のデジタル信号を出力端子２９
に出力するデジタル減算回路２８とを有する構成とし得
る。 その他、本発明の精神を脱することなしに、種々の変型
、変更をなし得るであろう。
変換器の実施例を述べよう。 第９図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第９図に示４−本発明によるＤ／Ａ変換器は、次の事項
を除いて、第１図で上述した本発明によるＤ／Ａ変換器
と同様の構成を有する。 すなわら、デジタル減算回路２がデジタル信号源１から
のデジタル信号Ａとデジタルが延回路５からのデジタル
信号Ｅとを入力し、また、デジタル減算回路８が局部母
子電器４からのデジタル信号りと論理回路９からのデジ
タル信号ｌとを入力し、さらに、論理回路９がデジタル
減算回路８からのデジタル信号Ｊを入力している構成を
第１図で上述した本発明によるＤ／Ａ変換器が有してい
るのに代え、デジタル減算回路８が省略され、これに応
じてデジタル遅延回路５からのデジタル信号Ｅと論理回
路９からのデジタル信号■とを入力し、それらの汀線さ
れたデジタル信号Ｋを出７Ｊ ｒｊるデジタル加Ｇ５回
路１０を有し、そして、デジタル減算回路２がデジタル
減算回路１０からのデジタル信号にとデジタル信号源１
からのデジタル信号へとを入力し、また、論理回路９（
第１図て・上述した本発明によるＤ／Ａ変換器の場合と
同様に伝達関数Ｈｅを有する）がデジタル信号源１から
のデジタル信号Ａを入力し、さらに、Ｄ／Ａ変換回路６
が局部間予化器４からのデジタル信号りを入力している
構成を有する。 以１が、本願第９番目の発明によるＤ／Ａ変換器の実施
例の構成である。 このような構成を右する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部母子電器４から出力されるデジタ
ル信号りが、デジタル積分器３を１段構成としている場
合でみて、第７図で上述した本発明によるＤ／Ａ変換器
の場合と同様に、 Ｄ＝ （１−Ｈｅ）Ａ＋ （１−Ｚ”）Ｑ・・・・・・
・・・・・・・・・（２９）で表される。 従って、局部ｍ予電器４からの１ジクル信号りを入力し
且つ（１＋）（ｅ）の伝達関数を自するＤ／ＡｔＬＪ！
回路６から出力されるアナログ信号Ｆが、第７図ぐ上述
した本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （１”Ｈｅ２）Ａ＋ （１−）−１８）（１−Ｚ
”）Ｑ ・・・・・・・・・・・・・・・（３０）ぐ
表される。 以上のことから、第９図に示す本発明によるＤ／Ａ変換
器の場合も、第１図で上述した本発明によるＤ／Ａ変換
器の場合と同様に、Ｄ／Δ変換回路６から、それに周波
数依存性を有する誤差を有していても、デジタル積分器
３を１段構成としている場合でみて、その誤差の伝達関
数ＨＯが１より十分小さい限り、第１２図で上述したよ
うに（１−Ｚ−１）Ｑが小さな値を有するので、Ｄ／Ａ
変換回路６に伴う周波数依存性を有する誤差にもとずく
誤差を無祝し得る値でしか伴なっていないアナログ信号
Ｆを出力させることができる。 【実施例１０】 次に、第１０図を伴って本願第１０番目の発明によるＤ
／Ａ変換器の実施例を述べよう。 第１０図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第１０図に示す本発明によるＤ／Ａ変換器は、次の事項
を除いて、第１図で上述した本発明によるＤ／Ａ変換器
と同様の構成を有する。 すなわち、デジタル減惇回路８が局部は予電器４からの
デジタル信号りと論理回路９からのデジタル信号ｌとを
入力し、また、論理回路９がデジタル減算回路８からの
デジタル信号Ｊを入力し、さらに、局部量子化器４がデ
ジタル積分器３からのデジタル信号Ｃを入力している構
成を第１図で上述した本発明によるＤ／Ａ変換器が有し
ているのに代え、論理回路９からのデジタル信号Ｉを入
力し、そのデジタル信号Ｉの積分出力をデジタル信号に
として出力するデジタル積分器１１を有し、そして、デ
ジタル減昇回路８がデジタル積分器３１からのデジタル
化＠Ｃとデジタル積分器１１からのデジタル信号りとを
入力し、また、局部量子化器４がデジタル減免回路８か
らのデジタル信号Ｊを入力し、さらに、論理回路９（第
１図で上述した本発明によるＤ／Ａ変＄！器の場合と同
様に伝達関数Ｈｅを有する）がデジタル信号源１からの
−ｆデジタル信号を入力し、なおさらに、Ｄ／Δ変換回
路６が局部■蒸化＠４からのデジタル信号りを入力して
いる構成を有する。 以−Ｆが、本願第１０Ｗ１目の発明によるＤ／Ａ変換器
の実施例の構成である。 このような構成を有する本発明によるＤ／Ａ変換器によ
れば、上述した事項を除いて、第１図で上述した本発明
によるＤ／Ａ変換器と同様の構成を有するので、詳細説
明は省略するが、局部量子化器４から出力されるデジタ
ル化ＤＤが、デジタル積分器３及び１１を１段構成とし
ている場合でみて、第７図で上述した本発明によるＤ／
Ａ変換器の場合と同様に、 Ｄ＝ （１−Ｈｅ）Ａ＋ （１−Ｚ−１）Ｑ・・・
・・・・・・・・・・・・ （３１）て・表される。 従って、局部量子化器４からのデジタル信号りを入力し
且つ（１＋Ｈｅ）の伝達関数を有するＤ／Ａ′５換回路
６から出力されるアブログ信号Ｆが、第７図ぐ上述した
本発明によるＤ／Ａ変換器の場合と同様に、 Ｆ＝ （１−ｌ−１ｅ２）Ａ＋ （１＋Ｈｅ）（１−Ｚ
”）Ｑ ・・・・・・・・・・・・・・・（３２）で
表される。 以上のことから、第１０図に示ず本発明によるＤ／Ａ変
換器の場合も、第７図で上述した本発明によるＤ／Ａ＊
換器の場合と同様に、Ｄ／Ａ変挽回路６から、それに周
波数依存性を有する誤差を有していても、デジタル積分
器３を１段構成としている場合でみて、その誤差の伝達
関数Ｈｅが１より十分小さい限り、第１２図で上述した
ように（１−Ｚ”）Ｑが小さな値を有するので、Ｄ／Ａ
変換回路６に伴う周波数依存。 性を有する誤差にもとずく誤差を無視しくりる値でしか
伴なっていないアナＬ１グ信ＳＦを出力させることがで
きる。 なお、上述においては、本発明によるＤ／Ａ変換器の作
用効果を、デジタル積分器３（またはデジタル積分器３
及び１１）を１段構成としている場合（Ｄ／Ａ変換器が
、いわゆる１次シェービング形Ｄ／Ａ変換器である場合
）で主として説明したが、デジタル積分器３（またはデ
ジタル積分器３及び１１）を２段以上の多段構成どしで
いる場合でも１．ｌ：述したと同様の作用効果が得られ
ることは明らかである。 ただし、デジタル積分器３（またはデジタル積分器３及
び１１）を３段構成としている場合においては、詳細説
明は省略するが、第１図で上述した本発明によるＤ／Ａ
！］換器の構成を例としてみて、その局部量子化器４か
らのデジタル信号りが、 Ｄ＝Ａ＋ （１−Ｚ”） ３Ｑ・・・・・・（３３）で
表されるので、この場合において、Ｄ／Ａ変換回路６を
ＰＷＭ方式のＤ／Ａ変換回路構成としている場合、Ｄ／
Ａ変換回路６から出力されるアナログ信号Ｆが、この場
合のＤ／Ａ変換回路６に発生する２次高周波歪にもとす
く誤差を伴って得られることから、第１図〜第１０図で
上述した本発明によるＤ／Ａ変換器の各個において、そ
のデジタル積分器３またはデジタル積分器３及び１１の
双方を３段構成とし、またＤ／Ａ変換回路６をＰＷＭ方
式のＤ／Ａ変換回路構成としている場合、論理回路９の
前）ホした伝達関数ｆｌ ｅを、をは定数、ｐを論理回
路９への入力デジタル信号の値とするとき、 Ｈｅ＝ｔｘ−Ｄ （１−Ｚ−’）２で表される伝達
関数とすれば、この場合のＤ／Ａ変換回路６から、この
場合にＤ／Δ変換回路６に発生する２次高周波歪にもと
すく誤差をほとんど伴っていないアナログ信号Ｆを出力
させることができる。 なお、この場合の（３４）式で上述した伝達関数Ｈｅを
有する論理回路９としては、第１１図に示り゛ような、
入力端子２１に供給すｔＬ ルｒジタル信号を２つの入
力端子に入力し・その２乗されたデジタル信号を出力す
るデジタル乗算器２２と、そのデジタル乗算器２２から
のデジタル信号と入力端子２からの上述した定数αとを
入力し、それらの乗拝されたデジタル信号を出力する他
のデジタル乗算器２３と、そのデジタル乗算器２３から
出力されるデジタル信号を入力し、そのデジタル信号に
対しＵ１Ｄ／′Ａ変換動作周期だけ遅延しているデジタ
ル信号を出力するデジタル遅延回路２５と、デジタル乗
算器２３から出力されるデジタル信号とデジタル遅延回
路２５から出力されるデジタル信号とを入力し、それら
の差のデジタル信号を出力するデジタル減算回路２６と
、そのデジタル減算回路２６から出力されるデジタル信
号を入力し、そのデジタル信号に対しＵ １ Ｄ／Ａ変
換動作周期だけ遅延しているデジタル信号を出力するデ
ジタル遅延回路２７と、デジタル減算回路２６からのデ
ジタル信号とデジタル減算回路２７からのデジタル信号
とを入力し、それらの差のデジタル信号を出力端子２９
に出力するデジタル減算回路２８とを有する構成とし得
る。 その他、本発明の精神を脱することなしに、種々の変型
、変更をなし得るであろう。
第１図は、本願第１７Ｂ目の発明によるＤ／Ａ変換器の
実施例を示す系統的接続図である。 第２図は、本願第２番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第３図は、本願第３番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第４図は、本願第４番目の発明によるＤ／Ａ変換器の￥
施例を示す系統的接続図である。 第５図は、本願第５番目の発明による０／Ａ変換器の実
施例を示す系統的接続図である。 第６図は、本願第６番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第７図は、本願第７番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第８図は、本願第８番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第９図は、本願第９番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第１０図【よ、本願第１０番目の発明によるＤ／Ａ変換
器の実施例を示す系統的接続図である。 第１１図は、第１図／第１０図に示す本発明によるＤ／
Ａ変換器に用い得る論理回路の具体的実施例を示す系統
的接続図である。 第１２図は、従来のＤ／Ａ変換器を示す系統的接続図で
ある。 １・・・・・・・・・デジタル信号源 ２．８・・・デジタル減算回路 ３．１１ ・・・・・・・・・デジタル積分器 ４・・・・・・・・・局部ａ予電器 ５・・・・・・・・・デジタル遅延回路６・・・・・・
・・・Ｄ／Ａ変換回路 ７・・・・・・・・・出力端 ９・・・・・・・・・論理回路 １０・・・・・・・・・γジタル加算回路２２、２３ ・・・・・・・・・デジタル乗０器 ２５．２７ ・・・・・・・・・デジタル遅延回路 ２６．２８ ・・・・・・・・・デジタル減算回路
実施例を示す系統的接続図である。 第２図は、本願第２番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第３図は、本願第３番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第４図は、本願第４番目の発明によるＤ／Ａ変換器の￥
施例を示す系統的接続図である。 第５図は、本願第５番目の発明による０／Ａ変換器の実
施例を示す系統的接続図である。 第６図は、本願第６番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第７図は、本願第７番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第８図は、本願第８番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第９図は、本願第９番目の発明によるＤ／Ａ変換器の実
施例を示す系統的接続図である。 第１０図【よ、本願第１０番目の発明によるＤ／Ａ変換
器の実施例を示す系統的接続図である。 第１１図は、第１図／第１０図に示す本発明によるＤ／
Ａ変換器に用い得る論理回路の具体的実施例を示す系統
的接続図である。 第１２図は、従来のＤ／Ａ変換器を示す系統的接続図で
ある。 １・・・・・・・・・デジタル信号源 ２．８・・・デジタル減算回路 ３．１１ ・・・・・・・・・デジタル積分器 ４・・・・・・・・・局部ａ予電器 ５・・・・・・・・・デジタル遅延回路６・・・・・・
・・・Ｄ／Ａ変換回路 ７・・・・・・・・・出力端 ９・・・・・・・・・論理回路 １０・・・・・・・・・γジタル加算回路２２、２３ ・・・・・・・・・デジタル乗０器 ２５．２７ ・・・・・・・・・デジタル遅延回路 ２６．２８ ・・・・・・・・・デジタル減算回路
Claims (1)
- 【特許請求の範囲】 １、デジタル信号源と、 上記デジタル信号源からのデジタル信号と 後記デジタル遅延回路からのデジタル信号とを入力する
第１のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル、信号を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号と後 記論理回路からのデジタル信号とを入力する第２のデジ
タル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号をアナログ信号に変換するＤ／Ａ変換回路と、 上記第２のデジタル減算回路からのデジタ ル信号を入力し、且つ上記Ｄ／Ａ変換器に伴う周波数依
存性を有する誤差の伝達関数をＨｅで表し、これに応じ
て上記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すと
き、Ｈｅで表される伝達関数を有する論理回路とを有す
ることを特徴とするＤ／Ａ変換器。 ２、デジタル信号源と、 上記デジタル信号源からデジタル信号と後 記論理回路からのデジタル信号とを入力する第１のデジ
タル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号と後記デジタル遅延回路からのデジタル信号とと
を入力する第２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路と、 上記局部量子化器からのデジタル信号を入 力し、且つ上記Ｄ／Ａ変換器に伴う周波数依存性を有す
る誤差の伝達関数をＨｅで表し、これに応じて上記Ｄ／
Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅで
表される伝達関数を有する論理回路とを有することを特
徴とするＤ／Ａ変換器。 ３、デジタル信号源と、 上記デジタル信号源からのデジタル信号と 後記デジタル加算回路からのデジタル信号とを入力する
デジタル減算回路と、 上記デジタル減算回路からのデジタル信号 を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記デジタル遅延回路からのデジタル信号 と後記論理回路からのデジタル信号とを入力するデジタ
ル加算回路と、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路と、 上記局部量子化器からのデジタル信号を入 力し、且つ上記Ｄ／Ａ変換器に伴う周波数依存性を有す
る誤差の伝達関数をＨｅで表し、これに応じて上記Ｄ／
Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅで
表される伝達関数を有する論理回路とを有することを特
徴とするＤ／Ａ変換器。 ４、デジタル信号源と、 上記デジタル信号源からのデジタル信号と 後記デジタル遅延回路からのデジタル信号とを入力する
第１のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号を積分する第１のデジタル積分器と、上記第１の
デジタル積分器からのデジタル 信号と後記第２のデジタル積分器からのデジタル信号と
を入力する第２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号を入力し、上記デジタル信号源からのデジタル信
号に比し少ないビット数を有するデジタル信号を出力す
る局部量子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路と、 上記局部量子化器からのデジタル信号を入 力し、且つ上記Ｄ／Ａ変換器に伴う周波数依存性を有す
る誤差の伝達関数をＨｅで表し、これに応じて上記Ｄ／
Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅで
表される伝達関数を有する論理回路と、 上記論理回路からのデジタル信号を積分す る第２のデジタル積分器とを有することを特徴とするＤ
／Ａ変換器。 ５、デジタル信号源と、 上記デジタル信号源からのデジタル信号と 後記デジタル遅延回路からのデジタル信号とを入力する
第１のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号を積分するデジタル積分器と、 そのデジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号を入 力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性を有す
る誤差の伝達関数をＨｅで表し、これに応じて後記Ｄ／
Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅで
表される伝達関数を有する論理回路と、 上記局部量子化器からのデジタル信号と上 記論理回路からのデジタル信号とを入力する第２のデジ
タル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号をアナログ信号に変換するＤ／Ａ変換回路とを有
することを特徴とするＤ／Ａ変換器。 ６、デジタル信号源と、 上記デジタル信号源からデジタル信号と後 記論理回路からのデジタル信号とを入力する第１の第１
のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号を入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依
存性を有する誤差の伝達関数をＨｅで表し、これに応じ
て後記Ｄ／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すと
き、Ｈｅで表される伝達関数を有する論理回路と、 上記第１のデジタル減算回路からのデジタ ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路とを有することを
特徴とするＤ／Ａ変換器。 ７、デジタル信号源と、 上記デジタル信号源からのデジタル信号を 入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性を有
する誤差の伝達関数をＨｅで表し、これに応じて後記Ｄ
／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅ
で表される伝達関数を有する論理回路と、 上記デジタル信号源からのデジタル信号と 上記論理回路からのデジタル信号とを入力する第１のデ
ジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号と後記デジタル遅延回路からのデジタル信号とを
入力する第２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路とを有することを
特徴とするＤ／Ａ変換器。 ８、デジタル信号源と、 上記デジタル信号源からのデジタル信号を 入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性を有
する誤差の伝達関数をＨｅで表し、これに応じて後記Ｄ
／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅ
で表される伝達関数を有する論理回路と、 上記デジタル信号源からのデジタル信号と 後記デジタル遅延回路からのデジタル信号とを入力する
第１のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号を積分するデジタル積分器と、 そのデジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号と上 記論理回路からのデジタル信号とを入力する第２のデジ
タル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号をアナログ信号に変換するＤ／Ａ変換回路とを有
することを特徴とするＤ／Ａ変換器。 ９、デジタル信号源と、 上記デジタル信号源からのデジタル信号を 入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性を有
する誤差の伝達関数をＨｅで表し、これに応じて後記Ｄ
／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅ
で表される伝達関数を有する論理回路と、 上記デジタル信号源からのデジタル信号と 後記デジタル加算回路からのデジタル信号とを入力する
デジタル減算回路と、 上記デジタル減算回路からのデジタル信号 を積分するデジタル積分器と、 上記デジタル積分器からのデジタル信号を 入力し、上記デジタル信号源からのデジタル信号に比し
少ないビット数を有するデジタル信号を出力する局部量
子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記デジタル遅延回路からのデジタル信号 と上記論理回路からのデジタル信号とを入力するデジタ
ル加算回路と、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路とを有することを
特徴とするＤ／Ａ変換器。 １０、デジタル信号源と、 上記デジタル信号源からのデジタル信号を 入力し、且つ後記Ｄ／Ａ変換器に伴う周波数依存性を有
する誤差の伝達関数をＨｅで表し、これに応じτ後記Ｄ
／Ａ変換器の伝達関数を（１＋Ｈｅ）で表すとき、Ｈｅ
で表される伝達関数を有する論理回路と、 上記論理回路からのデジタル信号を積分す る第１のデジタル積分器と、 上記デジタル信号源からのデジタル信号と 後記デジタル遅延回路からのデジタル信号とを入力する
第１のデジタル減算回路と、 上記第１のデジタル減算回路からのデジタ ル信号を積分する第２のデジタル積分器と、上記第２の
デジタル積分器からのデジタル 信号と上記第１のデジタル積分器からのデジタル信号と
を入力する第２のデジタル減算回路と、 上記第２のデジタル減算回路からのデジタ ル信号を入力し、上記デジタル信号源からのデジタル信
号に比し少ないビット数を有するデジタル信号を出力す
る局部量子化器と、 上記局部量子化器からのデジタル信号を１ Ｄ／Ａ変換動作周期だけ遅延させるデジタル遅延回路と
、 上記局部量子化器からのデジタル信号をア ナログ信号に変換するＤ／Ａ変換回路とを有することを
特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019979A JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019979A JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02200012A true JPH02200012A (ja) | 1990-08-08 |
| JPH0828667B2 JPH0828667B2 (ja) | 1996-03-21 |
Family
ID=12014304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019979A Expired - Fee Related JPH0828667B2 (ja) | 1989-01-30 | 1989-01-30 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828667B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003039007A1 (fr) * | 2001-10-29 | 2003-05-08 | Sony Corporation | Convertisseur n/a et circuit d'amplification de sortie |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286920A (ja) * | 1985-10-14 | 1987-04-21 | Hitachi Ltd | 復号器 |
| JPS63252017A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | Ｄａ変換器 |
-
1989
- 1989-01-30 JP JP1019979A patent/JPH0828667B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286920A (ja) * | 1985-10-14 | 1987-04-21 | Hitachi Ltd | 復号器 |
| JPS63252017A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | Ｄａ変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003039007A1 (fr) * | 2001-10-29 | 2003-05-08 | Sony Corporation | Convertisseur n/a et circuit d'amplification de sortie |
| EP1441447A1 (en) * | 2001-10-29 | 2004-07-28 | Sony Corporation | D/a converter and output amplifying circuit |
| EP1441447A4 (en) * | 2001-10-29 | 2005-04-13 | Sony Corp | D / A TRANSMITTER AND OUTPUT GAIN CIRCUIT |
| US7221297B2 (en) | 2001-10-29 | 2007-05-22 | Sony Corporation | D/A converter and output amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828667B2 (ja) | 1996-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| US5103229A (en) | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization | |
| US5345233A (en) | Digital Σ-Δ modulator | |
| US20090309774A1 (en) | Delta-sigma modulator | |
| US7457836B2 (en) | Bi-quad digital filter configured with a bit binary rate multiplier | |
| JPH0786951A (ja) | ３つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システム | |
| JP2000165245A (ja) | シグマ・デルタ変調器およびシグマ・デルタ変調器における量子化誤差の抑圧方法 | |
| JP3033162B2 (ja) | ノイズシェーピング回路 | |
| JP4209035B2 (ja) | Δςモジュレータ、ｄａコンバータ、および、ａｄコンバータ | |
| JP3247859B2 (ja) | オーディオ用デルタシグマ変調器 | |
| EP0651518B1 (en) | Cascaded sigma-delta modulators | |
| JP7376017B2 (ja) | 量子化器出力コードに基づくプリチャージを伴うデルタシグマコンバータ | |
| JPH02200012A (ja) | Ｄ／ａ変換器 | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| JPS6243205A (ja) | 間引きフイルタ | |
| JP3143344B2 (ja) | Ａ／ｄ変換器 | |
| JP3127477B2 (ja) | ノイズシェーピング回路 | |
| JPH0613906A (ja) | Σ−δ変調器 | |
| KR0163904B1 (ko) | 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로 | |
| JPH08107362A (ja) | ノイズシェーピング型再量子化器 | |
| JPH04263518A (ja) | Ａ／ｄ変換回路 | |
| JP2007143196A (ja) | オーバサンプリングｄ／ａ変換器、オーバサンプリングａ／ｄ変換器、及びスイッチトキャパシタ積分器 | |
| JPH01254023A (ja) | オーバーサンプリング型ビット圧縮装置 | |
| JP3158712B2 (ja) | 量子化装置 | |
| JPH03117034A (ja) | オーバーサンプリング型アナログ・ディジタル変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |